半导体装置的制造方法
【技术领域】
[0001] 本发明设及半导体装置。
【背景技术】
[000引 在 MOS阳T (Metal Oxide Semiconductor Field Effect Transistor,金属氧化物 半导体场效应晶体管）等半导体装置中，能够将内置二极管用作回流二极管，提出了作为 回流二极管而内置并利用肖特基势垒二极管的方法（例如参照专利文献1)。
[000引在例如M0S阳T等半导体装置的构造上内置了 pn二极管的情况下，产生在使用内 置了的肖特基势垒二极管时，如果pn二极管进行动作，则恢复损失变大等问题，所W期望 在pn二极管不进行动作（双极动作）的状态下，通过肖特基势垒二极管而流过的单极电流 大。此时，为了减小巧片成本，期望不增大巧片面积而增大单极电流、即增大单极电流密度。 良P，期望回流电流的分量仅为单极电流，此时的单极电流密度的最大值大。因此，提出了关 于在相邻的阱区域之间且肖特基电极正下方的区域，使该区域的第1导电类型的杂质浓度 高于漂移层的第1导电类型的杂质浓度，并增大单极电流密度的方法（例如参照专利文献 2) 0
[0004] 现有技术文献
[0005] 专利文献1 ;日本特开2003-017701号公报
[0006] 专利文献2 ;日本特开2007-234925号公报
【发明内容】
[0007] 但是，在W往的内置肖特基势垒二极管中，针对具有与漂移层的第1导电类型的 浓度相同的杂质浓度、且与阱区域的第2导电类型的杂质浓度相同的杂质浓度的第2导电 类型的区域，通过注入第1导电类型的杂质来反转（返回）为第1导电类型，W该区域的第 1导电类型的杂质浓度高于漂移层的第1导电类型的杂质浓度的方式来形成，在该区域上 形成肖特基电极，所W肖特基电极正下方的区域的第1导电类型的杂质浓度高于阱区域的 第2导电类型的杂质浓度。因此，存在在M0SFET是截止状态时，耗尽层不会向肖特基电极 下部充分扩展，对肖特基结施加的电场强度变高，肖特基结的漏电流变大而半导体装置的 可靠性降低该样的问题。
[000引本发明是为了解决上述那样的问题而完成的，其目的在于，提供一种能够增大回 流二极管的单极电流密度，同时提高元件的可靠性的半导体装置。
[0009] 本发明的半导体装置在内置肖特基势垒二极管中的肖特基电极的下部，具备具有 比第1导电类型的漂移层的第1杂质浓度高、并且比第2导电类型的阱区域的第2杂质浓 度低的杂质浓度的第1导电类型的第1区域。
[0010] 另外，在本发明的半导体装置中，其特征在于，在内置肖特基势垒二极管中的肖特 基电极的下部具备第1导电类型的第1区域，第1区域的某个深度处的杂质浓度比相同的 深度处的第2导电类型的阱区域的第2杂质浓度低、并且比第1导电类型的漂移层的第1 杂质浓度高。
[0011] 在本发明的半导体装置中，使在相邻的阱区域之间并且在肖特基电极的下部设置 了的第1区域的杂质浓度高于漂移层的第1杂质浓度，所W pn二极管不易动作，能够增大 回流二极管的单极电流密度。进而，使第1区域的杂质浓度低于阱区域的第2杂质浓度，所 W在截止时耗尽层向肖特基电极下部充分扩展，对肖特基结施加的电场被缓和而能够抑制 漏电流增大。
[0012] 另外，在本发明的半导体装置中，使在相邻的阱区域之间并且在肖特基电极的下 部设置了的第1区域的杂质浓度高于漂移层的第1杂质浓度，所W pn二极管不易动作，能 够增大回流二极管的单极电流密度。进而，通过使第1区域内的某个深度处的第1导电类 型的杂质浓度低于相同的深度处的阱区域内的第2杂质浓度，即使在阱区域的第2杂质浓 度具有深度方向分布的情况下，由于在截止时耗尽层向肖特基电极下部充分扩展，所W对 肖特基结施加的电场被缓和而能够抑制漏电流增大。
【附图说明】
[0013] 图1是示出本发明的实施方式1的半导体装置的剖面图。
[0014] 图2是本发明的实施方式1的半导体装置的一部分的俯视图。
[0015] 图3是示出本发明的实施方式1的半导体装置的回流动作时的微分电阻、和在截 止状态下肖特基电极下部完全耗尽化的电压的计算结果的图。
[0016] 图4是示出在本发明的实施方式1中，通过器件仿真求出了回流状态下的源极/ 漏极电压与每单位面积所流过的回流电流密度的关系的结果的图。
[0017] 图5是示出本发明的实施方式2中的半导体装置的第1区域内的杂质浓度分布的 图。
[0018] 图6是示出将漂移层的第1杂质浓度设为3el5cnr3而对本发明的实施方式2中的 最大单极电流密度、与将第1区域的厚度除W阱区域的厚度而得到的值的关系进行了仿真 的结果的图。
[0019] 图7是示出将漂移层的第1杂质浓度设为2. 5el5cm-3而对本发明的实施方式2中 的最大单极电流密度、与将第1区域的厚度除W阱区域的厚度而得到的值的关系进行了仿 真的结果的图。
[0020] 图8是示出将漂移层的第1杂质浓度设为3. 5el5cnr3而对本发明的实施方式2中 的最大单极电流密度、与将第1区域的厚度除W阱区域的厚度而得到的值的关系进行了仿 真的结果的图。
[0021] 图9是示出使第一隔开区域的宽度变化而对本发明的实施方式2中的最大单极 电流密度、与将第1区域的厚度除W阱区域的厚度而得到的值的关系进行了仿真的结果的 图。
[0022] 图10是示出本发明的实施方式3的半导体装置的剖面图。
[0023] 图11是用于说明本发明的实施方式3的半导体装置的回流状态的半导体装置的 剖面图。
[0024] 图12是示出对本发明的实施方式3中的半导体装置的最大单极电流密度与对肖 特基结施加的电场强度的关系进行仿真而得到的结果的图。
[0025] 图13是示出本发明的实施方式3的其他半导体装置的剖面图。
[0026] 图14是示出本发明的实施方式4的半导体装置的剖面图。
[0027] 图15是示出对本发明的实施方式4中的最大单极电流密度、与将第1区域的厚度 除W阱区域的厚度而得到的值的关系进行了仿真的结果的图。
[002引图16是示出本发明的实施方式5的半导体装置的剖面图。
[0029] 图17是示出本发明的实施方式6的半导体装置的剖面图。
[0030] 图18是示出本发明的实施方式7的半导体装置的剖面图。
[0031] (符号说明）
[003引 10 ;基板；20 ;漂移层；21 ;第二隔开区域；22 ;第一隔开区域；30 ;阱区域；35 ;阱 接触区域；40 ;源极区域；50 ;栅极绝缘膜；55 ;层间绝缘膜；60 ;栅极电极；70 ;欧姆电极； 71 ;背面欧姆电极；75 ;肖特基电极；80 ;源极电极；85 ;漏极电极。
【具体实施方式】
[0033] 实施方式1
[0034] 首先，说明本发明的实施方式1中的半导体装置的结构。图1是示出本发明的实 施方式1的半导体装置的剖面图，是SBD(Schottky Barrier Diode,肖特基势垒二极管）内 置M0S阳T的组件单元（unit cell)的剖面示意图。图2是从上方观察本实施方式的所述 半导体装置的一部分的图，透过图1的电极、绝缘膜等而仅表现半导体区域。在本实施方式 中，作为半导体装置的一个例子，说明作为碳化娃（SiC)半导体装置的、将第1导电类型设 为n型、将第2导电类型设为P型的n沟道碳化娃M0S阳T。
[003引在图1化及图2中，在具有4H的多晶形的、n型（第1导电类型）且低电阻的由 碳化娃构成的基板10的第一主面上，形成了 n型（第1导电类型）的由碳化娃构成的漂移 层20。关于由碳化娃构成的基板10,第一主面的面方位是（0001)面且相对C轴方向倾斜 4°。漂移层20具有n型（第1导电类型）的第1杂质浓度。在漂移层20的表层侧，形成