的宽度的增加而变大，MOSFET 的导通电阻增大。由于单元间距的增大而导通电阻增大的理由在于，流过导通电流的路径 的密度减少。例如，如果单元间距变大，则沟道宽度密度、即MOSFET的每单位面积所形成的 沟道的宽度减少，与沟道宽度密度大体成反比例的沟道电阻增大。特别是，在将碳化娃用作 半导体材料的MOSFET中，沟道迁移率低，所W沟道电阻占据导通电阻的大的比例，所W是 严重的问题。
[0073] 第2个问题是，在截止状态下对肖特基结施加的电场增大，漏电流增大。其理由如 W下所述。首先，在截止状态下，从阱区域30朝向第一隔开区域22延伸的耗尽层具有降低 对肖特基结施加的电场强度的作用。如果第一隔开区域22的宽度变宽，则未完全被耗尽层 屏蔽的高电压渗出至第一隔开区域22的上部，其结果，对肖特基结施加的电场强度变高。
[0074] 针对上述第1个问题，在本实施方式中，使用了作为第一隔开区域22的第1区域 的杂质浓度比漂移层20的第1杂质浓度高的设计方法，所W第一隔开区域22的电阻被降 低，从而最大单极电流密度被增大，能够提高最大单极电流。目P，在本实施方式1中，无需使 单元间距增大，无需导通电阻的增大而能够增大最大单极电流。
[0075] 另一方面，如果提高第一隔开区域22的浓度，则在截止状态下，从第一隔开区域 22内朝向肖特基电极75的电场增大，所W对肖特基结施加的电场强度变高。但是，发现了 W下事实，即，该电场强度的增大量相比于不使用本发明而通过增大第一隔开区域22的宽 度来得到相同的最大单极电流密度的情况，被抑制得相对低。
[0076] 目P，针对上述第2个问题，也发现了在使用本实施方式1的情况下，相比于增大第 一隔开区域22的宽度的情况，能够更加降低对肖特基结施加的电场。
[0077] 关于该机理，可W如W下那样半定量地进行说明。
[007引首先，考虑回流状态。在第一隔开区域22中，深度、即从肖特基结向深度方向的距 离为Z的位置处的电阻由第一隔开区域22的电阻率、和有效的导通路径的宽度来确定。有 效的导通路径是指；在第一隔开区域22中的除了从阱区域30延伸的耗尽层W外的区域。 将第一隔开区域22的电阻设为Ris。该Ris是对第一隔开区域22的每单位面积的电阻乘W 第一隔开区域22的宽度L，而得到的值。第一隔开区域22的电阻R IS中的深度Z处的微分 电阻dRis/化由（式1)表示。
[0079] [式 1]
[0080]
【主权项】
1. 一种半导体装置，其特征在于，具备： 漂移层，具有第1导电类型的第1杂质浓度； 多个阱区域，在所述漂移层的表层侧，以相互隔开的方式设置，并且具有第2导电类型 的第2杂质浓度； 肖特基电极，设置于所述漂移层的表面上，与源极欧姆电极电连接；以及 第1区域，设置于相邻的所述阱区域之间且所述肖特基电极的下部，具有比所述第1杂 质浓度高、且比所述第2杂质浓度低的第1导电类型的杂质浓度。
2. -种半导体装置，其特征在于，具备： 漂移层，具有第1导电类型的第1杂质浓度； 多个阱区域，在所述漂移层的表层侧，以相互隔开的方式设置，具有第2导电类型的第 2杂质浓度； 肖特基电极，设置于所述漂移层的表面上，与源极欧姆电极电连接；以及 第1区域，设置于相邻的所述阱区域之间且所述肖特基电极的下部， 所述第1区域内的某个深度处的第1导电类型的杂质浓度比相同的深度处的所述阱区 域内的所述第2杂质浓度低、并且比所述第1杂质浓度高。
3. 根据权利要求1或者2所述的半导体装置，其特征在于， 所述第1区域内的第1导电类型的杂质浓度具有朝向所述肖特基电极和所述漂移层的 接合界面而衰减的浓度分布。
4. 根据权利要求1至3中的任意一项所述的半导体装置，其特征在于， 从比表面深的区域至与所述阱区域的底部相等的深度形成了所述第1区域。
5. 根据权利要求1至3中的任意一项所述的半导体装置，其特征在于， 从表面至与所述阱区域的底部相等的深度形成了所述第1区域。
6. 根据权利要求1至3中的任意一项所述的半导体装置，其特征在于， 从表面至比所述阱区域的底部浅的深度形成了所述第1区域。
7. 根据权利要求1至6中的任意一项所述的半导体装置，其特征在于， 所述半导体装置具备在所述第1区域的下部形成了的第1导电类型的第2区域， 所述第2区域的第1导电类型的杂质浓度比所述第1杂质浓度高。
8. 根据权利要求1至7中的任意一项所述的半导体装置，其特征在于， 在所述阱区域的至少一部分的正下方，具备第1导电类型的第3区域， 所述第3区域的第1导电类型的杂质浓度比所述第1杂质浓度高。
9. 根据权利要求1至8中的任意一项所述的半导体装置，其特征在于，具备： 相邻的所述阱区域之间的第1导电类型的第一隔开区域，该第一隔开区域包括所述第 1区域，并且在表面的至少一部分形成有所述肖特基电极；以及 相邻的所述阱区域之间的第1导电类型的第二隔开区域，该第二隔开区域处于在所述 半导体装置是导通状态时流过导通电流的路径。
10. 根据权利要求9所述的半导体装置，其特征在于， 所述第二隔开区域的第1导电类型的杂质浓度比所述第1杂质浓度高。
11. 根据权利要求9所述的半导体装置，其特征在于， 所述第1区域的第1导电类型的杂质浓度、和所述第二隔开区域的第1导电类型的杂 质浓度相等。
12. 根据权利要求9所述的半导体装置，其特征在于， 在所述第二隔开区域中，包括所述第一隔开区域。
13. 根据权利要求1至8中的任意一项所述的半导体装置，其特征在于， 所述半导体装置是沟槽型MOSFET。
14. 根据权利要求1至13中的任意一项所述的半导体装置，其特征在于， 连续地形成了所述源极欧姆电极和所述肖特基电极。
15. 根据权利要求1至14中的任意一项所述的半导体装置，其特征在于，具备： 第1导电类型的源极区域，形成于所述阱区域内；以及 第2导电类型的阱接触区域，形成于所述阱区域内，与所述源极区域邻接， 所述源极欧姆电极形成于所述源极区域的表面和所述阱接触区域的表面的至少一部 分。
16. 根据权利要求15所述的半导体装置，其特征在于，具备： 栅极绝缘膜，形成于所述阱区域和所述源极区域的一部分的表面；以及 栅极电极，形成为隔着所述栅极绝缘膜，与所述阱区域和所述源极区域的端部对置。
17. 根据权利要求15或者16所述的半导体装置，其特征在于，具备： 半导体基板，在表面形成有所述漂移层；以及 漏极电极，形成于所述半导体基板的背面。
18. 根据权利要求1至17中的任意一项所述的半导体装置，其特征在于， 所述半导体装置是n沟道碳化硅MOSFET。
【专利摘要】在作为回流二极管内置了肖特基势垒二极管的半导体装置中，在回流状态下使最大单极电流增大，并且在截止状态下降低漏电流。在第1导电类型的漂移层(20)的表层侧设置了的相邻的第2导电类型的阱区域(30)之间的表面中的至少一部分中，具备肖特基电极(75)，使处于肖特基电极(75)的下部并且处于相邻的所述阱区域(30)之间的第1区域内的第1导电类型的杂质浓度比漂移层(20)的第1导电类型的第1杂质浓度高、并且比阱区域(30)的第2导电类型的第2杂质浓度低。
【IPC分类】H01L29-78, H01L29-872, H01L29-861, H01L29-12, H01L29-47, H01L27-04, H01L29-868
【公开号】CN104620381
【申请号】CN201380046464
【发明人】日野史郎, 三浦成久, 今泉昌之
【申请人】三菱电机株式会社
【公开日】2015年5月13日
【申请日】2013年4月11日
【公告号】DE112013004362T5, US20150236012, WO2014038110A1