使用双重图案化技术在副轴上形成cmos栅极的方法
【技术领域】
[0001]本发明涉及集成电路的领域。更特定来说，本发明涉及用于形成集成电路的光刻过程。
【背景技术】
[0002]借助193纳米光源使用光刻过程来制作在28纳米节点或超越其的节点处的集成电路，含有在核心电压(举例来说I伏到1.5伏)下操作的核心金属氧化物半导体(MOS)晶体管及在更高I/O电压(举例来说，1.8伏到2.5伏)下操作的输入/输出(I/O)MOS晶体管。形成所述核心晶体管及所述I/O晶体管同时将集成电路的制作成本及复杂度维持在所要水平处或以下是成问题的。
【发明内容】
[0003]下文呈现简化
【发明内容】
以便提供对本发明的一或多个方面的基本理解。本
【发明内容】
并非本发明的扩展概述，且既不打算识别本发明的关键或紧要元件，也不打算记述其范围。而是，本
【发明内容】
的主要目的是以简化形式呈现本发明的一些概念作为稍后所呈现的更详细说明的前言。
[0004]可通过包含以下各项的过程序列形成含有核心MOS晶体管及I/O MOS晶体管的集成电路:在所述集成电路的现有顶部表面上形成多结晶娃(称为多晶娃(polysilicon或poly))及在所述多晶硅上方的硬掩模层的栅极层堆叠；及在所述多晶硅栅极层上方形成包含正性显影光致抗蚀剂的栅极蚀刻图案堆叠。
[0005]所述过程继续使用偶极照射源及暗几何形状栅极图案光掩模暴露具有第一栅极图案的所述栅极蚀刻图案堆叠，且执行正性色调显影过程。所述栅极图案光掩模包含随着所述照射源的偶极分量定向的核心晶体管栅极及垂直于所述核心晶体管栅极的I/o晶体管栅极，使得随着所述栅极图案偶极分量定向的栅极蚀刻掩模中的边缘界定核心晶体管的栅极长度。所述I/o晶体管栅极长度在所述第一栅极图案中为加大的。
[0006]执行第一栅极硬掩模蚀刻过程，其从由所述经显影栅极蚀刻图案堆叠暴露的区域移除所述硬掩模层。所述第一栅极硬掩模蚀刻过程使所述多晶硅的至少一半留在其中移除所述硬掩模层的所述区域中。在完成所述第一栅极硬掩模蚀刻过程之后，移除所述栅极蚀刻图案堆叠的任何剩余材料。
[0007]在包含光致抗蚀剂层的所述栅极层堆叠上方形成栅极修整图案堆叠。可使用暗几何形状栅极修整光掩模暴露所述栅极修整图案堆叠且使用负性色调显影过程将其显影。可使用实质上不具有偶极分量的各项同性照射源或具有中等偶极分量的照射源暴露所述栅极修整图案堆叠。如果所述栅极修整照射源具有偶极分量，那么随着所述I/o晶体管栅极长度定向所述偶极分量。由所述栅极修整图案界定所述核心晶体管的端及所述I/o晶体管的栅极长度。
[0008]随后，执行栅极修整蚀刻过程，其从由所述经显影栅极修整图案堆叠暴露的区域移除所述硬掩模层，使得所述剩余硬掩模层界定所述集成电路的所述核心晶体管栅极及所述I/o晶体管栅极的区域。在完成所述栅极修整蚀刻过程之后，移除所述经显影栅极修整图案堆叠的任何剩余材料。随后，在由所述硬掩模层暴露的区域中移除所述多晶硅以形成所述核心晶体管栅极及所述I/o晶体管栅极。
【附图说明】
[0009]图1描绘用于可用来形成如本文中所描述的集成电路的光刻过程的具有偶极分量的实例性照射源。
[0010]图2描绘由具有强偶极分量的照射源(例如如图1中所描绘而定向的照射源)形成的实例性图案。
[0011]图3描绘用于可用来形成如本文中所描述的集成电路的光刻过程的具有中等偶极分量的实例性复合偶极-四极-八极离轴照射源。
[0012]图4描绘由具有中等偶极分量的照射源(例如如图3中所描绘而定向的照射源)形成的实例性图案。
[0013]图5A到图5G是根据一实例形成的具有沿一个方向定向的核心MOS晶体管及垂直于核心晶体管定向的I/O MOS晶体管的集成电路的俯视图，其是以连续制作阶段描绘的。
[0014]图5H到图5J描绘参考图5A到图5E所描述的集成电路的替代晕环植入操作。
[0015]图6描绘使用透明几何形状栅极修整光掩模进行的替代栅极修整光刻操作。
[0016]图7A到图7D是描绘第一栅极硬掩模蚀刻过程的横截面。
[0017]图8A到图8D是描绘第二栅极硬掩模蚀刻过程的横截面。
[0018]图9A到图9G是根据一实例形成的具有沿一个方向定向的核心MOS晶体管、平行于核心晶体管定向的第一多个I/O MOS晶体管及垂直于核心晶体管定向的第二多个I/OMOS晶体管的集成电路的俯视图，其是以连续制作阶段描绘的。
[0019]图9H到图9K描绘参考图9A到图9F所描述的集成电路的替代晕环植入操作。
【具体实施方式】
[0020]参考附图描述本发明，其中贯穿各图使用相似参照编号来指定类似或等效元件。所述图未按比例绘制且其仅经提供以图解说明本发明。下文参考用于图解说明的实例应用来描述本发明的几个方面。应理解，众多特定细节、关系及方法经陈述以提供对本发明的理解。然而，所属领域的技术人员将容易地认识到，可在不使用所述特定细节中的一或多者或者使用其它方法的情况下实践本发明。在其它实例中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不受动作或事件的所图解说明排序限制，这是因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，并非需要所有所图解说明动作或事件来实施根据本发明的方法。
[0021]图1描绘具有用于可用来形成如本文中所描述的集成电路的光刻过程的强偶极分量的实例性照射源。照射源100配置有两个离轴偶极区发射区102，以使得照射源100具有强偶极分量。举例来说，照射源100可提供193纳米辐射，且可用于可分辨与照射源100的偶极分量对准的具有80纳米的线/间隔间距的等间隔的平行线的浸入式光刻工具中。
[0022]图2描绘由具有强偶极分量的照射源(例如，如图1中所描绘而定向的照射源100)形成的实例性图案。图案200包含随着照射源100的强偶极分量定向的第一多个最小间距等间隔的平行线202及垂直于偶极分量对准的第二多个最小间距等间隔的线204。第一多个等间隔的平行线202的第一最小线/间隔间距206由于强偶极分量而明显地比第二多个等间隔的平行线204的第二最小线/间隔间距208小，举例来说小三倍。举例来说，照射源可提供193纳米辐射，且照射源偶极分量可经配置以使得第一最小线/间隔间距206为80纳米且第二最小线/间隔间距208为240纳米。
[0023]图3描绘用于可用来形成如本文中所描述的集成电路的光刻过程的具有中等偶极分量的实例性复合偶极-四极-八极离轴照射源300。中等偶极照射源300配置有沿着垂直方向的两个强发射区302、沿着水平方向的两个中等发射区304及沿着对角线方向的四个弱发射区306。
[0024]图4描绘由具有中等偶极分量的照射源(例如如图3中所描绘而定向的照射源300)形成的实例性图案。图案400包含随着照射源300的中等偶极分量定向的第一多个最小间距等间隔的平行线402及垂直于偶极分量对准的第二多个最小间距等间隔的线404。第一多个等间隔的平行线402的第一最小线/间隔间距406由于中等偶极分量而比第二多个等间隔的平行线404的第二最小线/间隔间距408小，举例来说小1.5倍。举例来说，照射源可提供193纳米辐射，且照射源偶极分量可经配置以使得第一最小线/间隔间距406为115纳米且第二最小线/间隔间距408为170纳米。
[0025]图5A到图5G是根据一实例形成的具有沿一个方向定向的核心MOS晶体管及垂直于核心晶体管定向的I/O MOS晶体管的集成电路的俯视图，其是以连续制作阶段描绘的。参考图5A，在半导体衬底502(举例来说，单晶硅晶片、绝缘体上硅(SOI)晶片、具有不同晶体定向的区的混合定向技术(HOT)晶片、具有外延层的硅晶片或对于制作集成电路500为适当的其它材料)中或其上形成集成电路500。在衬底502的顶部表面处形成场氧化物层504。举例来说，场氧化物504可为通过浅沟槽隔离(STI)过程形成的厚度介于250纳米与400纳米之间的二氧化硅。STI过程可包含下列步骤:在衬底502上形成氧化层；在氧化层上形成氮化硅层；图案化氮化硅层以便暴露用于场氧化物504的区域；在衬底502中经暴露区域中将沟槽蚀刻到适当深度以用于场氧化物504的所要厚度；在沟槽的侧壁及底部上生长热氧化物层；通过化学汽相沉积(CVD)、高密度电浆(HDP)或高纵横比过程(HARP)用二氧化硅填充沟槽；从氮化硅层的顶部表面移除不想要的二氧化硅；及移除氮化硅层。
[0026]场氧化物504中的第一多个开口 506提供用于核心晶体管的核心作用区域506，且第二多个开口 508提供用于I/O晶体管的I/O作用区域508。在衬底502的顶部表面处在核心作用区域506中形成，核心栅极电介质层510且在衬底502的顶部表面处在I/O作用区域508中形成I/O栅极电介质层512。
[0027]在本实例的一个版本中，I/O栅极电介质层512可与核心栅极电介质层510同时形成，且为与核心栅极电介质层510相同的厚度。举例来说，核心栅极电介质层510及I/O栅极电介质层512可同时形成为二氧化硅、氮氧化硅、氧化铝、氮氧化铝、氧化铪、硅酸铪、氮氧化铪硅、氧化锆、硅酸锆、氮氧化锆硅、前述材料的组合或其它绝缘材料的一或多个层。核心栅极电介质层510及I/O栅极电介质层512可由于在50°C与800°C之间的温度下暴露于含氮等离子体或含氮周围气体而包含氮。核心栅极电介质层510及I/O栅极电介质层512可为I纳米到4纳米厚。可通过各种栅极电介质形成过程(举例来说热氧化、氧化层的等离子体氮化及/或通过原子层沉积(ALD)进行的电介质材料沉积)中的任一者形成核心栅极电介质层510及I/O栅极电介质层512。
[0028]在本实例的另一版本中，可与核心栅极电介质层510分离地形成I/O栅极电介质层512的至少一部分以使得I/O栅极电介质层512比核心栅极电介质层510厚。举例来说，I/O栅极电介质层512可比核心栅极电介质层510厚至少一又二分之一倍。可在两个阶段中形成I/O栅极电介质层512，以使得两个阶段中的第二阶段与核心栅极电介质层510同时形成。
[0029]在场氧化物504、核心栅极电介质层510及I/O栅极电介质层512上方形成栅极层堆叠514。栅极层堆叠514包含30纳米到60纳米厚