用于增强互连的抗断裂性的技术的制作方法
【专利说明】
【背景技术】
[0001]深亚微米工艺节点(例如，32nm及以后)中的集成电路(IC)设计涉及若干非平凡挑战，并且IC封装已面临特定复杂化，诸如关于倒装芯片封装的复杂状态。持续封装按比例缩放将往往加剧这种问题。
【附图说明】
[0002]图1A-1D根据本发明的实施例展示了示例性集成电路(IC)的示例性工艺流程和自顶向下视图。
[0003]图2是图1D中的所得到的IC沿其中虚线X-X获取的侧部横截面视图。
[0004]图2’是根据本发明的另一个实施例配置的IC的侧部横截面视图。
[0005]图2”是根据本发明的另一个实施例配置的IC的侧部横截面视图。
[0006]图3是根据本发明的实施例配置的IC的侧部透视图。
[0007]图4根据本发明的示例性实施例示出了借助使用所公开技术形成的IC结构或设置实施的计算系统。
[0008]结合本文中所述的图，通过阅读以下【具体实施方式】将更好地理解当前实施例的这些和其它特征。在图中，可用相似编号表示在各种图中示出的每一个相同或几乎相同的部件。为清楚起见，并非每一个部件都可标记在每一个图式中。此外，如将意识到的是，图未必按比例绘制或旨在将所要求保护的发明限于所示的具体配置。例如，虽然一些图通常指示直线、直角和光滑表面，但考虑到IC制作/处理的现实世界限制，所公开技术/结构的实际实施方案可具有不够完美的直线、直角等，并且一些特征可具有表面拓扑结构或以其它方式不光滑。简而言之，仅提供图以示出示例性结构。
【具体实施方式】
[0009]公开了用于通过增加过孔密度来增强后端互连以及其它这种互连结构的抗断裂性的技术和结构。可例如在管芯(例如，芯片、微处理器等)内的相邻电路层的填充物/虚设部分内提供增加的过孔密度。在一些情况下，上部电路层的电隔离的(浮置)填充物线可包括在与填充物线跨越/交叉的地方相对应的区域中着陆到下部电路层的浮置填充物线上的过孔。在一些这种情况下，上部电路层的浮置填充物线可形成为包括该过孔的双镶嵌结构。在一些实施例中，过孔类似地可提供在上部电路层的浮置填充物线与下部电路层的充分电隔离的互连线之间。。在一些情况下，所公开技术/结构可用于物理锚定/耦合相邻的电路层，并且在一些这种情况下，为该互连提供了提高的抗断裂性和机械完整性。该技术例如在低K互连结构中可特别有用，其通常可处理比用具有较高介电常数的电介质材料制造的互连结构更弱的机械性质。鉴于此公开内容，许多配置和变化将是显而易见的。
[0010]总体概沐
[0011]如先前所指示，存在使集成电路(IC)封装复杂化的许多非平凡问题。例如，一个非平凡问题是关于如下事实:在装配到塑料倒装芯片封装中期间，例如针对铜(CU)/低K芯片，给定芯片与其封装之间的相互作用是显著的可靠性问题。借助将低K电介质材料用于层间电介质(ILD)，这种低K互连中的封装引入的界面分层变得更普遍，引发针对芯片的可靠性考虑。在倒装芯片封装中，例如，管芯与衬底之间的热失配可在CU/低K互连结构中导致大应力，可能导致界面破裂。
[0012]因此，例如，针对由于由硅(Si)管芯与衬底之间的热失配产生的大形变和应力引起的高密度倒装芯片封装，结构完整性可能是显著的可靠性考虑。在一些情况下，可利用底部填充(underfill)来试图减小焊料凸块处的热应力并且提高封装可靠性。然而，在大多数封装工艺流程中，在应用底部填充之前的封装工艺期间，IC管芯可能经历显著的应力。此外，甚至在应用底部填充之后，应力可足够高以导致IC的故障。
[0013]同样，这些断裂问题可由装配处理的各种部分而加剧。例如，各种焊料回流工艺可引入向下传递到管芯中的大剪切应力，从而例如在低K层内导致断裂。可导致ILD破裂的大应力通常位于管芯的边缘和边角处。
[0014]因此，并且根据本发明的实施例，公开用于通过增加过孔密度来增强互连的抗断裂性的技术和结构。可例如在管芯内在相邻/邻近电路层(例如，金属层)的浮置填充物部分内提供增加的过孔密度。在一些实施例中，上部电路层的浮置填充物线可包括过孔(或类似结构)，使该过孔在其中那些填充物线跨越/交叉位置处的区域中着陆到下部电路层的浮置填充物线上。在一些这种情况下，并且根据实施例，上部电路层的浮置填充物线可形成为包括这种过孔的双镶嵌结构。然而，应当指出的是，所要求保护的发明并不限于此。例如，在一些实施例中，过孔类似地可提供在上部电路层的浮置填充物线与下部电路层的充分电隔离互连线之间。鉴于包括以下【背景技术】信息的本公开内容，许多配置将变得显而易见。
[0015]在IC设计的背景中，功能单元块(FUB、或功能块、或IP块)通常是指芯片设计中的完成所期望功能的分立区段。在任何给定IC设计过程中，可制造若干FUB，其继而可允许同时设计芯片的平行区段。在一些实施例中，虚设金属线(被称为填充物线)可添加到完整FUB版图，例如以满足由于例如化学机械平坦化/抛光(CMP)工艺、光刻图案化工艺等的图案化和工艺保真度而正在实施的设计规则。如鉴于本公开内容将意识到的，填充物密度可视情况而变并且取决于诸如将填充物添加到的产品和层之类的因素。如鉴于本公开内容将意识到的是，在给定管芯内可能存在极显著的横断面面积，该极显著横断面面积可用于例如提供可帮助加强给定管芯抗断裂或其它机械故障的结构。
[0016]在一些情况下，并且根据实施例，使用所公开技术/结构来以增加的过孔密度(在填充物区段内包括过孔)增强抗断裂性可在邻近或以其它方式相邻的电路层之间提供物理锚定/耦合，其继而可提高给定电路的机械回弹(例如，最小化或以其它方式减少断裂的易发性)。在一些情况下，可在例如包括ILD结构(例如，低K电介质结构、二氧化硅电介质结构或高K电介质结构)的金属层之间使用所公开技术/结构。在一些情况下，根据实施例，可提供大于最小设计规则的过孔密度。
[0017]如鉴于本公开内容将意识到的是，在一些情况下，所公开技术/结构可用于其中可期望例如加强给定管芯抗断裂/机械故障的任何给定IC封装中。例如，一些实施例可在倒装芯片封装中实施。然而，并且如鉴于本公开内容将意识到的是，本文中所提供的技术并不限于此，因为一些其它实施例可用于减轻给定IC上的其它应力源。例如，晶圆或管芯键合(例如，其中两个晶圆或管芯键合在一起)可引发可导致机械完整性故障的应力，可使用所公开的技术来防止或以其它方式减少该应力。同样地，用以电连接给定封装和IC的引线键合还在管芯中施加应力(例如，引线键合是倒装芯片键合的替代方案)，可使用所公开的技术防止或以其它方式减少该应力。从这个意义上说，该技术可应用到其中采用晶圆-晶圆、管芯-晶圆和/或管芯-管芯键合的IC和/或应用到与倒装芯片封装、引线键合封装、三维管芯键合、多管芯键合和/或穿硅过孔(TSV)相关联的1C。一些实施例可例如与借助多孔电介质材料、低K电介质材料和/或超低IC电介质材料或者可与不良机械完整性相关联的其它这种材料实施的多层管芯一起利用。所公开的技术可在任何给定工艺节点处(例如，32nm及以后；22nm及以后；14nm及以后等)用于例如半导体制造工艺中。
[0018]根据一些实施例，可例如通过给定IC或在其填充物线的电浮置区域中具有过孔的其它器件的横截面分析来检测所公开技术/结构的使用。用于检测所公开技术/结构的使用的其它合适技术/方法将取决于给定应用并且鉴于本公开内容将是显而易见的。
[0019]抟术和结构
[0020]图1A-1D根据本发明的实施例展示了示例性集成电路(IC) 100的示例性工艺流程和自顶向下视图。图2是图1D的所得到的IC 100沿其中虚线X-X获取的侧部横截面视图。图3是根据本发明的实施例配置的IC 100的侧部透视图。关于工艺流程，可使用标准半导体处理技术(例如，沉积、掩膜、蚀刻等)，如鉴于本公开内容将意识到的。
[0021]图1A示出了示例性电路层110(例如，金属层X)，其借助导电互连线112配置。图1B示出已添加到电路层110例如以满足线密度设计规则的若干填充物线114。虽然此处将填充物互连线114例如描绘为长线(例如，长度显著大于宽度)，但这种线还可分成若干短段(例如，以使得长度与宽度相当)。同样，虽然在此实例中所示的互连线112/114仅沿一个方向延伸，但也存在其中其具有例如L形、短段或其中该线的一部分具有大于该线的剩余部分的宽度(例如，较宽过孔着陆面积)的形状的情况。鉴于本公开内容，许多配置将是显而易见的。图1C示出了提供在电路层110上方的示例性电路层120(例如，金属层X+1)。电路层120包括互连线122和若干填充物线124 (例如，添加到电路层120例如以满足线密度设计规则)，其实质上正交于下面电路层110的互连线112和填充物线114。图1D示出了电路层110(例如，金属层X)和电路层120(例如，金属层X+1)的交叉区，其中，存在放置过孔的机会，该过孔将用作增加所得到的IC 100的机械抗断