706可具有比两端点存储器部件702的关联关闭状态(例如抹除状态)电阻还要大的电阻。同样的，在该导电状态下，选择器装置706可具有比两端点存储器部件702的关联开启状态(例如编程状态)导电性还要大的导电性。因此，选择器装置706可作为用于存储器装置700的启动/停用部件，抵抗存储器操作于两端点存储器部件702当在非导电状态下，并且致使存储器操作于两端点存储器部件702当在导电状态下。对于两端点存储器部件702以及选择器装置706为双极性切换装置的具体实施例，选择器装置706的启动/停用功效可产生以响应第一极性的讯号(例如，读取讯号、编程讯号等等)以及第二极性的讯号(例如，抹除讯号等等)。
[0085]在至少一个具体实施例中，存储器装置的启动/停用的特征可在于分压器(voltage divider)配置。举例来说，当在该关闭状态下，选择器装置706可经选择以具有合适地大于两端点存储器部件702的电阻。因此，当在该关闭状态下，选择器装置706可用以降低施加介于两端点702A以及702B之间的大部分电压，从而使两端点记忆部件702与适用于编程、抹除或读取两端点记忆部件702的电压隔绝。在该第一极性阈值量值之上的电压将转换选择器装置706至该开启状态，降低选择器装置706的电阻至低于两端点存储器部件702的电阻。这致使施加至存储器装置700的讯号能影响两端点存储器部件702。对于选择器装置706为双极性装置的具体实施例，选择器装置706可类似地响应于在该第二极性阈值量值之下的第二极性的讯号(使两端点记忆部件702与这样的讯号隔绝)，或是在该第二极性阈值量值之上(曝露两端点存储器部件702至这样的讯号)的第二极性的讯号，如同上文对于该第一极性讯号所述。然而在一些具体实施例中，选择器装置706可至少部分不同地响应于第一极性以及第二极性讯号。如一范例，选择器706可具有不同的第一阈值量值以响应第一极性讯号，对比于第二阈值量值以响应第二极性讯号。在另一范例中，选择器装置706可具有不同的非线性响应对于第一极性讯号，对比于关联非线性响应对于第二极性讯号等等，或是上述项目的适合结合。
[0086]本发明的发明人相信存储器装置700比其它已提出的或理论化的机制更能提供显著的优点以为先进技术节点提供高密度的存储器。如本文所述，选择器装置706能为两端点存储器部件702提供非线性1-V响应。该非线性响应能为具有大的η值(例如，η值为512，1024或甚至更大)的ΙΤ-nR存储器阵列大大减少漏电流(例如，参见下文图9)。
[0087]另外，选择器装置706比起其它非线性电子部件，像是固态二极体，更提供了显著的优点。作为一个例子，选择器装置706能够在相对低的温度下被制造出来，而固态二极体一般需要高于摄氏500度(V)。高温能阻止在集成电路顶部上的后端装置制造(例如，线性处理的后端)，其中，这样的温度超过了该集成电路的热预算。选择器装置706能够在众多集成电路的热预算中被制造出，而固态二极体通常不能。在一些具体实施例中，选择器装置706能够在400 °C以下被制造出来；在其它具体实施例中，选择器装置706能够在300 °C被制造出来；又其它具体实施例中，选择器装置706能够在低达200 0C甚至更低的温度下被制造出来。这些温度可使存储器装置700的后端制造能在许多包括预制造CMOS装置、绝缘体上硅(SoI)装置、或其他类似物、或前述的适合结合的集成电路上(例如，参见下文图8)。
[0088]除了前述之外，固态二极体可能无法在22纳米技术节点或以下被制造出或被可靠地操作。相较之下，在一些具体实施例中，选择器装置706能于22纳米技术节点操作；在其它的具体实施例中选择器装置706能于14纳米技术节点操作；又于其他的具体实施例中，选择器装置706能于10纳米技术节点、7纳米技术节点或5纳米技术节点等(或小于22纳米的合适半节点(half-nodes))操作。此外，固态二极体通常不以双极方式操作，从高电阻切换到低电阻以响应正极信号和负极信号。因此，固态二极体一般不能与双极存储器使用于重写存储器应用程式。选择器装置706并不如此受限，并且可为双极存储器提供非线性特征，除了对第二极性的抹除信号的非线性1-V响应之外，还有利于对第一极性的程式或读取信号的非线性1-V响应。接续上文所述，选择器装置706除了用在二维阵列中，还可利用在存储器装置700的三维阵列中，比受限于二维阵列的技术提供大得多的存储器密度。
[0089]在本发明的一替代或另外的实施例中，选择器装置706可包括关联于该第一电流的选择器材料以响应小于与选择器装置706有关的阈电压的施加电压。而且，该选择器材料可关联于该第二电流以响应大于或等于阈电压的施加电压。在具体实施例中，该第二电流对该第一电流的比例可选自从约1，000到约10，000的比例范围。在另外的具体实施例中，该第二电流对该第一电流的比例可选自从约10，000到约100,000的比例范围。在又其他具体实施例中，该第二电流对该第一电流的比例可选自从约100，000到1，000, 000的比例范围。根据进一步的具体实施例，该第二电流对该第一电流的比例可选自从约1，000, 000到约10，000，000的比例范围。
[0090]根据其它公开的具体实施例，选择器装置706可包括包含第一金属的顶部电极708及包含第二金属的底部电极716。在各种具体实施例中，该第一金属可和第二金属相似；而在至少一具体实施例中该第一金属可和该第二金属相同。在进一步的具体实施例中，该第一金属或第二金属能够选自由主动金属，W，Al，Cu，TiN, TaN, WN和TiW所组成的群组。在另外的具体实施例中，选择器装置706可包括第一离子导体710或第二离子导体714。在具体实施例中，第一离子导体710或第二离子导体714能选自由离子导体、电解质(例如，固态电解质)、硫族化物、金属氧化物、和金属氧化物合金所组成的群组中。
[0091]根据另外的具体实施例，选择器装置706可包括选择器层712。选择器层712可包括用以响应跨过顶部电极708和底部电极716的电压而使导电离子渗透入选择器层712的选择器材料中。在进一步的具体实施例中，该选择器材料可包括选自由绝缘体、非计量比氧化物、固态电解质、硫族化物、和金属掺杂材料所组成的群组的材料。
[0092]根据另外的具体实施例，选择器装置706可具有第一极性的阈电压或具有第二极性的第二阈电压，其约为两端点存储器部件702的编程电压的一半。在此类具体实施例中，该两端点存储器元件702的读取电压可小于该编程电压且大于该第一极性的阈电压或该第二极性的第二阈电压。
[0093]图8显示一例示性存储器架构800的侧视图的方块图，包括两端点存储器装置的多个阵列用以减轻该阵列的导体上的漏电流，根据本发明所揭露的主旨的一或多个具体实施例。在一些具体实施例中，存储器架构800甚至可在先进技术节点(例如，22纳米及以下)上促进改善存储器密度。在其他具体实施例中，存储器架构800能够在非常低的制造成本下有利于制造出高容量、快速切换及高寿命的存储器，其和包括预制造的电子部件的集成电路整体地结合在一起。
[0094]如所绘制，存储器装置800可包括基板802。基板802可以是硅晶圆，或其他适合的绝缘半导体材料用于制造一或多个电子装置804在基板802上、中或部分在基板802之中(例如，当中该电子装置804可包括电子装置、绝缘体上硅装置、或其他类似物、或前述的适合结合)。在图8的例子中，电子装置804可至少部分形成在基板802之中。虽然电子装置804是被描绘为完全在基板802之中，但应当理解的是电子装置804可至少部份建构在基板802上面或之上(例如，前端线处理层)。例如，一或多个电子装置804可包括晶体管，其具有形成于基板802之中的源极或漏极接点及在基板802之上的层中的浮动栅极或其他类似物。该一或多个电子装置804可以是驱动电路、逻辑电路、处理装置、阵列逻辑或其他类似物。后端线处理过程可以形成于一个或多个绝缘层807之中或穿插于其中。后端线处理过程可包括导电层、存储器层(例如，电阻切换层、或其他适合的两端点存储器主动区层)、选择器层、阻隔层、电接触层、绝缘层、或其他类似物、或前述的适合结合。
[0095]存储器装置800可包括一或多个选择晶体管806，用于启动或不启动存储器装置800的存储器单元812。选择晶体管806可通过第一通路层(via layer)，通路#08，连接到关联于存储器单元812的位线#10。当选择晶体管806被启动，适合的信号(例如，编程信号、读取信号、抹除信号等)能通过通路008应用在位线#10。位线#10依次连接到第一组存储器单元812(绘制于图8的较下方的存储器单元组)的各个第一接点。选择晶体管806的不启动可将位线010与操作信号隔离，阻挡通路#08上的电流。因此，选择晶体管806可作为在ΙΤ-nR存储器架构中的IT晶体管，其中η是由被选择晶体管806启动的存储器单元812的数目所定义。
[0096]在第一(较下方)阵列中的存储器单元具有个别的第一接点连接到位线#10，且各个第二接点连接到字线818中的每一个。注意各个存储器单元812包括选择器部件814与存储器部件816电气串联。存储器部件816可包括两端点切换装置(例如，电阻式存储器、相变式存储器、磁阻式存储器等等)，如同上文图7中关于两端点存储器元件702的叙述。同样地，选择器部件814可包括如本文所述的选择器装置(例如，参阅上文第1，2，3，4，7图所示)，其具有一或多个电极、选择器层和任选的一或多个离子导电层。
[0097]此外，应当理解的是选择器部件814和存储器部件816的方向可以颠倒；例如，存储器单元812的第一阵列描述选择器部件814在存储器部件816下方，然而存储器单元812的第二阵列(顶部阵列)描述选择器部件814在存储器部件816上方。应当理解存储器单元812并不限于该绘制出的配置；在一替代的具体实施例中，存储器单元812能均匀地具有各选择器部件814在各存储器部件816下方；其它具体实施例则是均匀地具有各选择器部件814在各存储器部件816上方；又其它具体实施例可具有前述的组合，且进一步的具体实施例可包括各选择器部件814和存储器部件816对于存储器单元812的子集合的不均匀方向。
[0098]存储器单元812的第二阵列(顶部阵列)在各存储器部件816被连接到各字线818，以及在关联的选择器部件814被连接到第二位线、位线2820。位线2820能通过一系列的通道被启动，包括第一层通道#06 (由选择晶体管启动)、第二层通道2822和第三层通道38 24。在其它具体实施例中，更多或更少的通道能被使用于连接位线2820与它所关联的选择晶体管806。
[0099]在一些具体实施例中，通道#06、通道2822或通道3824(统称为通道层806，822，824)能连接位线810，820或字线818、源极线等(未绘制)至电子装置804或两端点切换装置812的部件，如在本领域中已知或已由本领域中具备通常技术的人士通过本说明书所提供的上下文制成。通道层806，822，824可包括金属、导电硅基底材料等等。在一些公开的具体实施例中，通道层806，822，824或其它未绘制的通道层可被使用于形成一或多层的非线性存储器单元812 (例如，当中一或多层存储器部件814或选择器部件816可至少部份地被制造出连同通道层806，822，824)。
[0100]应当被理解的是存储器装置800可具有存储器单元812的阵列，其被推算在二维或三维阵列中的额外维度中。例如，存储器装置800可包括存储器单元812的额外阵列在图8的页面之内或外。在进一步的具体实施例中，存储器装置800可具有在位线2820之上的位线和字线的附加层，和存储器单元812的各阵列存在于其之间，使得存储器单元812的数目在垂直方向增加。
[0101]注意存储器单元812被描绘为具有垂直排列(例如，在选择器部件816之上的存储器部件814)，在其他具体实施例中，非线性存储器单元812能以一倾斜角度来被排列。例如，存储器部件816、选择器部件814、或前述固态层的子集合，可以沿着不垂直基板802的顶部表面的方向依序排列。在至少一具体实施例中，存储器部件814和选择器部件816能以平行或接近平行基板802的顶部表面的方向，或其他适合的方向来排列。在此类具体实施例中，字线818或位线#10或位线2820能被重新定位(例如，作为薄膜或填充于通道中)以适于容纳该倾斜取向。
[0102]本发明的发明人了解一些用于制造非线性电子部件的传统技术可涉及到相当高的温度(例如，500°C、600°C或更高)。本发明人了解这些高温过程一般与先进的CMOS过程不相容(例如，当中最大容许的制程温度为小于370°C至430°C)。因此，本发明人了解存储器装置800的制造可能按惯例需要非整体的过程。本发明人相信非整体的制造可能更加地复杂，然而，比起整体的过程，举例来说，需要更高的成本、更长的制造时间、以及更大的管理费用。反之，整体的制造可仅涉及到一组另外的遮罩或蚀刻过程以形成非线性存储器单元812 (或，例如，互连层806、通道层810，812、或金属导体818)在具有电子装置804预制于其中(或其上)的单一集成晶片上，作为一个例子。
[0103]图9描绘本发明另外的具体实施例中的存储器单元的例示性阵列900的方块图。阵列900可以如所绘制，为交叉存储器阵列，包括第一组导体，位线902，本质上平行第二组导体，字线904、与位于各位线902和字线904的交叉点的各两端点存储器装置。阵列900描绘出由施加到字线904的被选择的一个的编程供给信号所引起的潜行(sneak)通道电流(在本文中也被称为漏电流)，除了由位线间的电压电位(例如，电容电压)所引起的潜行通道电流之外。阵列900显示有关于潜行通道电流的问题，且因此有用于显示出两端点存储器之非线性特征的优点。
[0104]如上所述，阵列900包括本质上垂直于一组字线904的一组位线902。当中各位线902A，902B, 902C与字线904A，904B, 904C的其中一个的相交处是非线性两端点存储器的位置，具有第一端点连接到位线902中之一和第二端点连接到字线904中之一。此外，所选择的单元906是针对程式运作的非线性两端点存储器单元。尤其是，该程式运作包括约3伏特的编程信号910施加在字线904B。在一些具体实施例中，约1.5伏特的中间信号可被施加到未被选中的字线904A，904C，而在其他具体实施例中，字线904A，904C可保持浮动(floating)。此外，位线902B被驱动至O伏特(例如，提供3伏特的电位差跨过所选择的单元906)，而位线902A，902C可被驱动至1.5伏特(或例如，在至少一具体实施例中其可以维持浮动)。在位线902A，902C和字线904间的电容耦合将引起大于O伏特而小于3伏特的电压到位线902A，902C上。
[0105]该程式运作电压可造成多个潜行通道电流；由信号程式910引起的潜行通道，称为编程潜行通道912，而在位线902B上的潜行通道，称为位线潜行通道914。位线潜行通道914以虚线表示，而编程潜行通道912以细实线表示。两通道皆是为位线通道电流914在字线904A，904C上通过未选中的单元908而绘制。该位线通道电流914各自作为该各通道的共同部件来分摊位线902B。编程潜行电流912传播经过该被选中的局部字线904B，分别到位线 902A, 902C。
[0106]注意在不同于存储器阵列900的被选中的字线904B的字线上的该编程供给电流潜行通道未被绘制出。在一些具体实施例中，若该未被选中的字线904A，904C被允许浮动，电容耦合会引起在未被选中的字线904A，904C上的电压，其可接近1.5伏特(例如，根据字线间的电容)。在这些未被选中的字线的潜行通道可以存在但可能对感应幅度仅具有小影响，故不绘制出。
[0107]绘制于图5中的具有1-V响应的非线性存储器单元被使用于未被选中的单元908和被选中的单元906，在位线902A，902C和字线904A，904C上约有1.5伏特，将会小于该存储器单元的选择器元件的阈电压(其根据图5是高于1.5伏特)。据此，在阵列900中的潜行通道电流的强度将是相当小的，对于所选择的单元908的感应幅度上具有可忽略的影响，尽管事实上未被选中的单元908的存储器元件918是在“开启”的存储器状态。这是因为未被选中的单元908的选择器部件916是在非导通状态，从而降低通过未被选中的单元906的电流约4个量级的强度，尽管事实上未被选中的单元908的存储器部件918被编程到相对导通的状态。在其它具体实施例中，位线间与字线间的电容耦合效应甚至可被减得更少(例如，藉由使用具有小电容的相对小的局部字线或局部位线于阵列900)。当中电容耦合效应被减少(或当中的编程电压能被减少)以至于浮动位线902A，902C或浮动字线904A, 904C各自具有的电压小于约200毫伏特，接着图6中的具有1-V响应的非线性存储器单元可被使用于阵列900。在这此情况中，潜行通道电流的强度藉由各选择器部件916甚至可被减少更多(例如，最多到约7个量级的强度)。此电流的大幅减少能确保ΙΤ-nR阵列架构中的存储器单元的η值，为相当大的数目，而对被选中的单元908维持可接受的感应幅度。因此，此类ΙΤ-nR架构可提供非常好的存储器密度甚至用于先进的技术节点(例如，22纳米或以下)。
[0108]前述方块图已经描述关于存储器单元的几个部件(例如，层)之间的交互作用、其导电层、或包含这样的存储器单元/导电层的存储器架构。应当理解在本发明主旨的一些适合的替代方面，这样的图示可包括在在其中指定的那些部件和层、某些指定的部件/层、或另外的部件/层。子部件也可以被实现为电接触到其他子部件而非包含于母部件/层中。例如，中间层可以被建立在相邻于一