半导体电路以及使用了其的显示驱动器的制造方法与工艺

文档序号:11180181
半导体电路以及使用了其的显示驱动器的制造方法与工艺
本发明涉及半导体电路以及使用了其的显示驱动器,并且,涉及具有进行数字-模拟变换和阻抗变换的功能的半导体电路。

背景技术:
DA变换器(digital-analogconverter)为接收输入数字数据而输出具有与该输入数字数据对应的信号电平的模拟输出信号的电路,为在半导体电路中广泛地使用的电路之一。最典型的DA变换器被构成为:对彼此不同的多个参照电压进行接收,通过选择器从该多个参照电压之中选择与输入数字数据的值对应的电压,将所选择的电压输出为模拟输出电压。向DA变换器供给的该多个参照电压例如使用电阻串来生成。近年来,关于DA变换器,存在寻求具有高的分辨率即能够生成与多位的输入数字数据对应的模拟输出电压的情况。关于例如液晶显示装置或OLED(organiclightemittingdiode,有机发光二极管)显示装置那样的、构成为将与图像数据对应的驱动电压向显示面板供给的面板显示装置,为了与显示颜色数目的增大对应而寻求在对显示面板进行驱动的显示驱动器中集成化具有高的分辨率的DA变换器。另一方面,具有高的分辨率的DA变换器存在电路规模大这样的问题。实现具有高的分辨率的DA变换器的最典型的手法为使向DA变换器供给的参照电压的数目增大。但是,当使参照电压的数目增大时,生成参照电压并将参照电压向DA变换器供给的电路部分的电路规模增大,此外,从许多参照电压选择模拟输出电压的选择器的电路规模也增大。DA变换器的电路规模的增大由于导致成本的增大而不是优选的。这样的问题在将许多DA变换器集成化后的集成电路例如对显示面板进行驱动的显示驱动器中是特别重大的。再有,用于对显示面板进行驱动的显示驱动器的差动放大电路的结构被特开2015-211266号公报公开。现有技术文献专利文献专利文献1:日本特开2015-211266号公报。发明要解决的课题在上述那样的背景之下,发明者讨论了向连接于DA变换器的输出的差动放大电路提供数字-模拟变换的功能。关于DA变换器,由于通常输出阻抗大,所以在半导体电路的实际的安装中常常采用通过将DA变换器的输出连接于差动放大电路来进行阻抗变换的电路结构。在这样的电路结构中,只要向差动放大电路也提供进行数字-模拟变换的功能,则能够作为电路整体来实现高的分辨率。例如,只要将具有n位的数字-模拟变换的功能的差动放大电路连接于与m位的输入数字数据对应的DA变换器,则作为整体能够实现针对(m+n)位的输入数字数据的数字-模拟变换。根据发明者的讨论,这样的电路结构对于电路规模的增大的抑制是有利的。然后,专心研究的结果是,发明者们发现了在将具有数字-模拟变换的功能的差动放大电路连接于DA变换器的输出的结构的半导体电路中同时实现高的分辨率和电路规模的减少的技术。

技术实现要素:
因此,本发明的目的在于提供一种在具有进行数字-模拟变换和阻抗变换的功能的半导体电路中同时实现高的分辨率和电路规模的减少的技术。对于本领域技术人员从以下的公开理解本发明的其他的目的、新的特征吧。用于解决课题的方案在一个实施方式中,半导体电路具备:第一DA变换器,对多个参照电压进行接收,从多个参照电压之中根据(m+n)位的输入数字数据的高位m位来选择第一参照电压;第二DA变换器,对多个参照电压进行接收,从多个参照电压之中根据输入数字数据的高位m位来选择比第一参照电压低的第二参照电压;选择部,对第一参照电压和第二参照电压进行接收,根据输入数字数据的低位n位输出每一个为第一参照电压和第二参照电压的任一个的第一至第N选择输入电压,其中,N为2以上的整数;第一至第N差动输入级;第一漏极布线;第二漏极布线;输出级,根据在第一漏极布线和第二漏极布线中流动的电流将模拟输出电压向输出端输出;以及第一尾电流源。第一至第N差动输入级的每一个具备:第一MISFET,具有第一导电型,源极被连接于第一节点,漏极被连接于第一漏极布线;以及第二MISFET,具有第一导电型,源极被连接于第一节点,漏极被连接于第二漏极布线。向第一至第N差动输入级之中的第i差动输入级的第一MISFET的栅极分别供给第i选择输入电压,其中,i为1以上N以下的整数。第一至第N差动输入级各自的第二MISFET的栅极被连接于输出端。第一尾电流源被构成为在第一至第N差动输入级的每一个的第一节点流动第一尾电流。第一尾电流源根据输入数字数据的低位n位来控制在第一至第N差动输入级的每一个生成的第一尾电流的大小。上述的半导体电路例如能够优选地用于根据图像数据来驱动显示面板的源极线的显示驱动器。在一个实施方式中,上述的半导体电路能够用作显示驱动器的、生成向源极线供给的源极电压的源极驱动器电路。在另一实施方式中,能够用作将参照电压向源极驱动器电路供给的参照电压生成电路的前置放大器。发明效果根据本发明,在具有进行数字-模拟变换和阻抗变换的功能的半导体电路中,能够同时实现高的分辨率和电路规模的减少。附图说明图1是示出一个实施方式的半导体电路的结构的电路图。图2是示出一个实施方式中的差动放大电路的结构的电路图。图3是示出尾电流源电路的结构的一个例子的电路图。图4是示出本实施方式的半导体电路的工作的一个例子的表。图5是示出一个变形例中的尾电流源电路的结构的电路图。图6是示出一个实施方式中的各差动输入级仅具有PMOS差动对的情况下的差动放大电路的结构的电路图。图7是示出一个实施方式中的各差动输入级仅具有NMOS差动对的情况下的差动放大电路的结构的电路图。图8A是示出差动放大电路具有4个差动输入级的变形例中的半导体电路的结构的电路图。图8B是示出具有4个差动输入级的差动放大电路的结构的一个例子的电路图。图9是示出差动放大电路包含4个差动输入级的情况下的尾电流源电路的结构的一个例子的电路图。图10是示出差动放大电路具备4个差动输入级而其中的2个仅具有PMOS差动对并且剩下的2个仅具有NMOS差动对的情况下的差动放大电路的结构的例子的电路图。图11是概略性地示出一个实施方式中的面板显示装置的结构的框图。图12是概略性地示出显示驱动器的结构的框图。图13是示出显示驱动器的驱动部的结构的一个例子的电路图。图14是示出一个实施方式中的伽马(gamma)电路(参照电压生成电路)的锦标赛电路(tournamentcircuit)的结构的电路图。具体实施方式以下,一边参照附图一边说明本发明的实施方式。再有,在以下,存在同一或类似的结构要素通过同一或对应的参照附图标记进行参照的情况,此外,请注意:在将多个同一结构要素彼此区别的情况下,存在对参照附图标记附加下标的情况。图1是示出本发明的一个实施方式的半导体电路10的结构的电路图。半导体电路10具有进行数字-模拟变换和阻抗变换的功能,更具体的是被构成为:对输入数字数据DIN进行接收,生成具有与输入数字数据DIN的值对应的电压电平的模拟输出电压VOUT。在此,在本实施方式中,输入数字数据DIN为(m+n)位数据(m、n都为自然数),半导体电路10被构成为输出具有2(m+n)阶段的电压电平的任一个电压电平的模拟输出电压VOUT。即,本实施方式的半导体电路10具有(m+n)位的分辨率。在本实施方式中,半导体电路10具备:DA变换器1、2、选择器3、4、以及差动放大电路5。DA变换器1、2分别被构成为:根据输入数字数据DIN的高位m位的值来选择从参照电压总线6供给的参照电压VREF1-VREFq之中的任一个,并输出所选择的参照电压。在此,向DA变换器1、2供给的参照电压VREF1~VREFq的数目q为2m+1。在以下,将由DA变换器1选择并输出的参照电压记载为参照电压VREFH,将由DA变换器2选择并输出的参照电压记载为参照电压VREFL。在此,DA变换器1、2被构成为:每一个选择的参照电压VREFH、VREFL彼此不同,参照电压VREFH比参照电压VREFL高。在一个实施方式中,生成参照电压VREF1~VREFq,以使满足下述的条件:VREF1<VREF2<…<VREF(q-1)<VREFq。在该情况下,也可以将参照电压VREF1~VREFq之中电压电平邻接的2个参照电压VREFk、VREF(k+1)(k为1以上、q-1以下的整数)选择为参照电压VREFH、VREFL。如后述那样,本实施方式的半导体电路10被构成为:生成模拟输出电压VOUT,以使模拟输出电压VOUT为参照电压VREFL以上且比参照电压VREFH低。选择器3、4作为选择部进行工作,所述选择部对参照电压VREFH、VREFL进行接收并且根据输入数字数据DIN的低位n位的值来输出应该输入到差动放大电路5中的选择输入电压VIN1、VIN2。在此,选择输入电压VIN1、VIN2的每一个为从参照电压VREFH、VREFL选择的电压。选择器3根据输入数字数据DIN的低位n位的值,将参照电压VREFH、VREFL的任一个输出为选择输入电压VIN1,选择器4根据输入数字数据DIN的低位n位的值,将参照电压VREFH、VREFL的任一个输出为选择输入电压VIN2。请注意也存在从选择器3、4输出的选择输入电压VIN1、VIN2相同的情况。差动放大电路5被构成为:从选择器3、4接收选择输入电压VIN1、VIN2,根据所接收的选择输入电压VIN1、VIN2来生成模拟输出电压VOUT。如之后详细地议论那样,请注意根据输入数字数据DIN的低位n位的值来调节从差动放大电路5输出的模拟输出电压VOUT的电压电平。图2是示出一个实施方式中的差动放大电路5的结构的电路图。差动放大电路5具备:2个差动输入级111、112、尾电流源电路12、13、有源负载电路14、输出级15、以及尾电流源控制电路16。差动放大电路5通过分别连接于差动输入级111、112的输入端171、172接收从选择器3、4供给的选择输入电压VIN1、VIN2,从输出端18输出模拟输出电压VOUT。详细地,差动输入级111具备:PMOS晶体管MP11、MP21、以及NMOS晶体管MN11、MN21。再有,如对于本领域技术人员众所周知那样,NMOS晶体管为N沟道MISFET(metalinsulatorsemiconductorfieldeffecttransistor,金属绝缘体半导体场效应晶体管)的一种,PMOS晶体管为P沟道MISFET的一种。关于PMOS晶体管MP11、MP21,源极被共同连接,构成PMOS差动对。详细地,PMOS晶体管MP11、MP21的源极被共同连接于节点N11。PMOS晶体管MP11的栅极被连接于从选择器3输入选择输入电压VIN1的输入端171,PMOS晶体管MP21的栅极被连接于输出模拟输出电压VOUT的输出端18。此外,PMOS晶体管MP11的漏极被连接于漏极布线21,PMOS晶体管MP21的漏极被连接于漏极布线22。关于NMOS晶体管MN11、MN21,源极被共同连接,构成NMOS差动对。详细地,NMOS晶体管MN11、MN21的源极被共同连接于节点N21。NMOS晶体管MN11的栅极被连接于输入端171,NMOS晶体管MN21的栅极被连接于输出端18。此外,NMOS晶体管MN11的漏极被连接于漏极布线23,NMOS晶体管MN21的漏极被连接于漏极布线24。差动输入级112具有与差动输入级111同样的结构,具备:PMOS晶体管MP12、MP22、以及NMOS晶体管MN12、MN22。关于PMOS晶体管MP12、MP22,源极被共同连接,构成PMOS差动对。详细地,PMOS晶体管MP12、MP22的源极被共同连接于节点N12。PMOS晶体管MP12的栅极被连接于从选择器4输入选择输入电压VIN2的输入端172,PMOS晶体管MP22的栅极被连接于输出模拟输出电压VOUT的输出端18。此外,PMOS晶体管MP12的漏极被连接于漏极布线21,PMOS晶体管MP22的漏极被连接于漏极布线22。关于NMOS晶体管MN12、MN22,源极被共同连接,构成NMOS差动对。详细地,NMOS晶体管MN12、MN22的源极被共同连接于节点N22。NMOS晶体管MN12的栅极被连接于输入端172,NMOS晶体管MN22的栅极被连接于输出端18。此外,NMOS晶体管MN12的漏极被连接于漏极布线23,NMOS晶体管MN22的漏极被连接于漏极布线24。尾电流源电路12分别将尾电流Icp1、Icp2供给到差动输入级111、112的节点N11、N12。在本实施方式中,尾电流源电路12具备:连接于高电位线19与节点N11之间的可变电流源261、以及连接于高电位线19与节点N12之间的可变电流源262。在此,在本实施方式中,向高电位线19供给模拟电源电压VSP。可变电流源261生成流过节点N11的尾电流Icp1,可变电流源262生成流过节点N12的尾电流Icp2。从尾电流源控制电路16向尾电流源电路12供给控制信号,根据该控制信号控制尾电流Icp1、Icp2各自的电流电平。同样地,尾电流源电路13从差动输入级111、112的节点N21、N22分别引出尾电流Icn1、Icn2。在本实施方式中,尾电流源电路13具备:连接于节点N21与低电位线20之间的尾电流源271、以及连接于节点N22与低电位线20之间的尾电流源272。在本实施方式中,低电位线20连接于电路接地。尾电流源271生成流过节点N21的尾电流Icn1,尾电流源272生成流过节点N22的尾电流Icn2。从尾电流源控制电路16向尾电流源电路13供给控制信号,根据该控制信号控制尾电流Icn1、Icn2各自的电流电平。有源负载电路14作为连接于漏极布线21~24的有源负载进行工作。在本实施方式中,有源负载电路14具备:PMOS晶体管MP3、MP4、NMOS晶体管MN3、MN4、以及恒流源28、29。PMOS晶体管MP3、MP4构成连接于漏极布线23、24的电流反射镜(currentmirror)。关于PMOS晶体管MP3、MP4,源极被共同连接于高电位线19,栅极被共同连接于PMOS晶体管MP4的漏极。PMOS晶体管MP3、MP4的漏极被分别连接于漏极布线23、24。NMOS晶体管MN3、MN4构成连接于漏极布线21、22的电流反射镜。关于NMOS晶体管MN3、MN4,源极被共同连接于低电位线20,栅极被共同连接于NMOS晶体管MN4的漏极。NMOS晶体管MN3、MN4的漏极被分别连接于漏极布线21、22。恒流源28被连接于PMOS晶体管MP3的漏极与NMOS晶体管MN3的漏极之间,恒定电流I3从PMOS晶体管MP3的漏极流向NMOS晶体管MN3的漏极。同样地,恒流源29被连接于PMOS晶体管MP4的漏极与NMOS晶体管MN4的漏极之间,恒定电流I4从PMOS晶体管MP4的漏极流向NMOS晶体管MN4的漏极。输出级15根据在漏极布线21~24中流动的电流来驱动输出端18。在本实施方式中,输出级15具备:PMOS晶体管MP5、NMOS晶体管MN5、以及相位补偿电路25。PMOS晶体管MP5与NMOS晶体管MN5作为对输出端18进行驱动的输出晶体管进行工作。关于PMOS晶体管MP5,源极被连接于高电位线19,漏极被连接于输出端18,栅极被连接于有源负载电路14的PMOS晶体管MP3的漏极。关于NMOS晶体管MN5,源极被连接于低电位线20,漏极被连接于输出端18,栅极被连接于有源负载电路14的NMOS晶体管MN3的漏极。相位补偿电路25被连接于PMOS晶体管MP5的栅极、NMOS晶体管MN5的栅极、以及输出端18,进行差动放大电路5的相位补偿。尾电流源控制电路16根据输入数字数据DIN的低位n位DIN[n-1:0]来生成向尾电流源电路12、13供给的控制信号,对由尾电流源电路12、13生成的尾电流Icp1、Icp2、Icn1、Icn2进行控制。根据输入数字数据DIN的低位n位DIN[n-1:0]来控制尾电流Icp1、Icp2、Icn1、Icn2的情况是重要的。如之后详细地说明那样,在本实施方式中,通过根据输入数字数据DIN的低位n位DIN[n-1:0]来控制尾电流Icp1、Icp2、Icn1、Icn2,从而实现n位的分辨率的数字-模拟变换的功能。图3是示出尾电流源电路12、13的结构的一个例子的电路图。在图3的结构中,尾电流源电路12具备:将尾电流Icp1供给到差动输入级111的节点N11的可变电流源261、以及将尾电流Icp2供给到差动输入级112的节点N12的可变电流源262。可变电流源261具备:在高电位线19与差动输入级111的节点N11之间并联地连接的多个恒流源311、以及与该多个恒流源311分别串联地连接的多个开关321。同样地,可变电流源262具备:在高电位线19与差动输入级112的节点N12之间并联地连接的多个恒流源312、以及与该多个恒流源312分别串联地连接的多个开关322。根据从尾电流源控制电路16供给的控制信号来控制开关321、322的接通关断。像这样构成的可变电流源261、262能够通过对所接通的开关321、322的数目进行调节来控制尾电流Icp1、Icp2的大小。在一个实施方式中,恒流源311、312也可以被构成为生成同一电流电平的恒定电流。在该情况下,可变电流源261所生成的尾电流Icp1能够取得的电流电平的阶段数目与恒流源311的数目相同,可变电流源262所生成的尾电流Icp2能够取得的电流电平的阶段数目与恒流源312的数目相同。此外,也可以对恒流源311、312所生成的恒定电流进行加权。根据这样的结构,能够使尾电流源电路12所输出的尾电流Icp1、Icp2能够取得的电流电平的阶段数目增大。例如,在存在α个恒流源311的情况下,只要将各个恒流源321所生成的恒定电流的电流电平设定为I、2×I、…、2α-1×I(I为规定的常数),则能够使可变电流源261所生成的尾电流Icp1的电流电平的阶段数目为2α。关于可变电流源262所生成的尾电流Icp2也是同样的。同样地,尾电流源电路13具备:从差动输入级111的节点N21引出尾电流Icn1的可变电流源271、以及从差动输入级112的节点N22引出尾电流Icn2的可变电流源272。可变电流源271具备:在低电位线20与差动输入级111的节点N21之间并联地连接的多个恒流源331、以及与该多个恒流源331分别串联地连接的多个开关341。同样地,可变电流源272具备:在低电位线20与差动输入级112的节点N22之间并联地连接的多个恒流源332、以及与该多个恒流源332分别串联地连接的多个开关342。根据从尾电流源控制电路16供给的控制信号来控制开关341、342...
当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1