料，相对于传统Si材料电子迀移率有了很大的提高，从而提升了 CMOS器件的驱动电流与频率特性；
[0070]3.本发明制备的CMOS器件使用了不同的沟道材料，充分发挥了应变Ge材料与应变Si材料的特性；
[0071]4.由于本发明所提出的工艺方法与现有Si集成电路加工工艺兼容，因此，可以在不用追加任何资金和设备投入的情况下，制备异沟道CMOS器件与集成电路，可实现了国内集成电路加工能力的大幅提升。
[0072]实施例二
[0073]请参见图2a-图2y，图2a_图2y为本发明实施例的一种异沟道CMOS集成器件的制备方法示意图，在上述实施例一的基础上，以制备导电沟道为20nm的异沟道CMOS集成器件为例进行详细说明，具体步骤如下:
[0074]SlOl、衬底选取。
[0075]如图2a所示，选取掺杂为P型，浓度为I X 116CnT3?3 X 10 16CnT3顶层硅(Si)厚度为20?30nm，氧化层厚度为150?200nm的绝缘衬底上的娃(Silicon-On-1nsulator,简称S0I)衬底片201为初始材料。
[0076]S102、外延层生长。
[0077]如图2b所示，利用超高真空化学气相沉积(Ultrahigh vacuum CVD,简称UHVCVD)的方法，在SOI衬底上生长一层70?80nm厚的P型硅锗(SiGe)外延层202，掺杂浓度为I X1016cnT3，锗(Ge)组分为 0.1。
[0078]S103、本征层生长。如图2c所示，利用UHVCVD的方法，在SiGe外延层上生长一层厚度为10?15nm的本征娃(Si)层203。
[0079]S104、有源区制备。具体步骤如下:
[0080]S1041、利用标准清洗工艺清洗本征硅(Si)层203表面；
[0081]S1042、在温度可控的石英管中，将本征硅(Si)层/硅锗(SiGe)/SOI堆叠结构进行干氧氧化，温度为1150?1200°C，时间为150?180分钟；
[0082]S1043、如图2d所示，在氮气(N2)气氛中进行退火，退火温度由1150°C逐渐降至900°C，时间为80?90分钟，以得到Ge组分约为40%的SiGe层204 ;进行干氧氧化，温度为800?900°C，时间为180?240分钟；
[0083]S1044、如图2e所示，在N2气氛中进行退火，退火温度为900°C，时间为50?60分钟，以得到Ge组分约为70%?80%的SiGe层205。
[0084]上述步骤S1041?S1044的好处在于能够有效降低位错，因此应变Ge沟道材料中缺陷密度低，制备的异沟道CMOS器件性能良好。
[0085]S1045、利用CVD的方法，在SiGe层205上生长一层厚度为10?20nm的P型应变锗(Ge)层206，掺杂浓度为I X 117?3 X 10 17cm_3，应变锗材料相较于普通硅材料，载流子迀移率有着极大的提升。
[0086]利用CVD的方法，在应变Ge层上生长一层厚度为10?20nm的P型应变硅(Si)层207，掺杂浓度为IX 117?3 X 10 17cm_3，张应变硅材料相较于普通硅材料，电子迀移有着较大的提升。
[0087]S105、隔离区的制备:
[0088]S1051、如图2f所示，光刻浅槽隔离区，利用干法刻蚀工艺，在源漏隔离区刻蚀出深度为30?50nm的浅槽208，因为此器件为小尺寸器件，沟道层厚度较低，深槽隔离误差太大；
[0089]S1052、如图2g所示，利用CVD的方法，在750?850°C下，在表面淀积30?50nm的二氧化硅(S12) 209，将浅槽内填满；
[0090]S1053、如图2h所示，利用CVD的方法在表面淀积20?30nm的氮化硅(SiN) 210 ；
[0091]S1054、如图2i所示，利用CMP方法，将表面20?30nm以上的Si02ig SiN除去；
[0092]S1055、如图2j所示，利用各向异性的干法刻蚀刻蚀掉表面多余的氧化层，形成浅槽隔离；
[0093]S106、制作PMOS与NMOS的源漏极:
[0094]S1061、如图2k所示，利用CVD的方法在表面淀积20?30nm的氮化硅(SiN) 211 ；
[0095]S1062、如图21所示，利用刻蚀工艺刻蚀掉PMOS的表面指定位置即PMOS有源区处的SiN 211和应变Si层207，采用离子注入工艺，对PMOS的有源区进行磷(P)注入，掺杂浓度为 1X1018— 1X10 19CnT3;
[0096]S1063、如图2m所示，利用刻蚀工艺刻蚀掉NMOS的表面指定位置即NMOS有源区处的 SiN 211 ；
[0097]S1064、如图2n所示，利用ALCVD的方法在200?250°C，在表面淀积一层厚度为5?8nm的Al203212 ;这样做的好处在于:可以提高器件的栅控能力，增强了器件的电学特性；
[0098]S1065、如图2o所示，利用CVD的方法在750?850°C下，表面淀积一层20nm SiN213 ；
[0099]S1066、如图2p所示，利用刻蚀工艺刻蚀掉PMOS有源区表面指定位置即源漏位置处的 SiN 213 和 Al203212 ；
[0100]S1067、采用离子注入工艺，对PMOS的源漏区进行硼⑶注入，形成重掺杂区214，掺杂浓度为I X 119?5X10 19CnT3;
[0101]S1069、刻蚀掉多余的SiN阻挡层；
[0102]S1070、如图2q所示，利用CVD的方法在750?850°C下，表面淀积一层20nm SiN215 ；
[0103]S1071、如图2r所示，利用刻蚀工艺刻蚀掉NMOS有源区表面指定位置即源漏位置处的 SiN 213 和 Al203212 ；
[0104]S1072、采用离子注入工艺，对NMOS的源漏区进行磷(P)注入，形成重掺杂区216 ;
[0105]S1073、刻蚀掉表面多余的SiN阻挡层；
[0106]S108、制作 PMOS 和 NMOS 的电极；
[0107]S1081、如图2s所示，利用CVD的方法在750?850°C下，表面淀积一层20nm SiN217 ；
[0108]S1082、如图2t所示，利用刻蚀工艺刻蚀掉指定区域的SiN 217形成PMOS与NMOS的源漏区窗口；
[0109]S1083、如图2u所示，利用CVD的方法，在400?450°C淀积厚度为4?6nm的金属Ni层218 ;在225?300°C下进行欧姆退火25?40秒；
[0110]S1084、刻蚀掉多余的SiN阻挡层；
[0111]S1085、如图2v所示，利用CVD的方法在750?850°C下，表面淀积一层20nm SiN219 ；
[0112]S1086、如图2w所示，利用刻蚀工艺刻蚀掉指定区域的SiN 219形成PMOS与NMOS的栅极窗口；
[0113]S1087、如图2x所示，利用CVD的方法，淀积金属Al 220，制备PMOS与NMOS的栅极；
[0114]S1088、刻蚀掉多余的SiN阻挡层；
[0115]S109、制备CMOS集成电路；
[0116]S1091、如图2y所示，利用刻蚀工艺，刻蚀掉表面多余的SiN阻挡层，利用CVD的方法，在750?850°C，在表面淀积一层SiN 221 ；
[0117]S1082、在PMOS和NMOS的栅，源和漏区上光刻引线孔；
[0118]S1083、金属化处理；
[0119]S1084、光刻引线，形成漏极金属引线，源极金属引线和栅极金属引线，最终形成，构成沟道长度为20nm的应变Ge沟道PMOS与应变Si沟道NMOS组成的异沟道CMOS。
[0120]本发明实施例异沟道CMOS集成器件的制备方法，通过在SOI衬底上采用增强型应变锗(Ge)NMOS器件形成CMOS集成器件，即通过在SOI衬底上生长一 N型应变锗(Ge)层形成CMOS集成器件中NMOS器件的有源区，并采用高功函数材料作为栅极，实现了高性能的应变锗(Ge)CMOS器件。
[0121]实施例三
[0122]请参见图3，图3为本发明实施例的另一种异沟道CMOS集成器件的制备方法流程图，在上述实施例的基础上，制备导电沟道为65nm的应变Ge沟道PMOS与应变Si沟道NMOS组成的CMOS集成器件，具体步骤如下:
[0123]步骤I:Ge组分为0.6的SiGe层的制备:
[0124].选取P型掺杂为I X 116CnT3顶层Si厚度为20nm，S1 2厚度为150nm的SOI衬底片为初始材料；
[0125]?利用超高真空化学气相淀积(UHVCVD)的方法，在衬底上生长一层60nm厚的P型SiGe外延层，掺杂浓度为IX 1016cm_3，Ge组分为0.1 ；
[0126]?利用超高真空化学气相淀积(UHVCVD)的方法，在SiGe外延层上生长一层厚度为1nm的本征Si帽层；
[0127].利用标准清洗工艺清洗Si帽层表面；
[0128].在温度可控的石英管中，将Si帽层/SiGe层/SOI堆叠结构进行干氧氧化，温度为1150°C，时间为180分钟；
[0129]?在N2气氛中进行退火，退火温度由1150°C逐渐降至900°C，时间为90分钟，以得到Ge组分约为40%的SiGe层；
[0130].进行干氧氧化，温度为900