Igs相当于栅极漏电流。根据图3可以明确，在现有的HEMT中，当电压Vgs超过1.3V时栅极漏电流开始流通，与此相对，在本实施例的HEMTlO中，当电压Vgs超过1.7V时栅极漏电流开始流通。因此，当以相同的电压Vgs (例如Vgs = 2V)对漏电流进行比较时，本实施例的HEMTlO的漏电流成为现有的HEMT的漏电流的1/10左右。
[0042]如上述所说明的那样，在本实施例的HEMTlO中，能够对栅极漏电流进行抑制并且能够实现与现有的HEMT同样低的栅极阈值。
[0043]另外，为了便于参考，以如专利文献I那样通过pn结而对栅极漏电流进行抑制的HEMT为比较例来进行说明。图4图示了比较例的HEMT。另外，为了便于说明，在图4中，对与图1的各个部分相对应的部分标注与图1相同的参照编号。在比较例的HEMT中，在栅电极28与ρ型GaN层22之间配置有η型GaN层200。当向栅电极28施加栅电压时，反向电压将被施加于η型GaN层200与ρ型GaN层22的界面亦即pn结面200a。通过该pn结面200a的屏障，可对栅极漏电流进行抑制。但是，当反向电压被施加于pn结面200a时，将在η型GaN层200与ρ型GaN层22之间产生电位差。因此，在比较例的HEMT中，当使栅电压上升时，虽然η型GaN层200的电位会随着栅电压而上升，但是ρ型GaN层22的电位难以上升。其结果为，若不使栅电压上升至较高的电压，则P型GaN层22的电位不会充分上升，从而耗尽层不会从电子供给层18和电子传输层16消失。即，若不使栅电压上升至较高的电压，则HEMT不会导通。如此便存在如下问题，即，虽然在图4的类型的HEMT中，能够对栅极漏电流进行抑制，但是与现有的HEMT相比栅极阈值会变高。与此相对，本实施例的HEMTlO能够对栅极漏电流进行抑制并且能够实现与现有的HEMT同样低的栅极阈值。
[0044]此外，如上所述，在实施例的HEMTlO中，P型GaN层22的ρ型杂质浓度高于ρ型AlGaN层24的ρ型杂质浓度。由此，可实现图2中的凸部50较高的屏障。S卩，若ρ型GaN层22与ρ型AlGaN层24相比ρ型杂质浓度变低，则ρ型AlGaN层24的价电子带的上端的能级Ev^变高，从而凸部50的屏障会变小。与此相对，如实施例那样通过使ρ型GaN层22的P型杂质浓度高于P型AlGaN层24的ρ型杂质浓度，从而能够使凸部50的屏障增大。另外，更优选为，P型GaN层22的ρ型杂质浓度以及ρ型AlGaN层24的ρ型杂质浓度在3 X 1019/cm3 以下。
[0045]而且，如上所述，在实施例的HEMTlO中，满足O < χ < 0.2的关系。当使χ过大时(即，当使AlGaN层24中的Al的比率过大时)，会在异质结界面24a上形成2DEG。当在异质结界面24a上形成2DEG时，该2DEG会对HEMTlO的动作产生不良影响。如实施例的HEMT那样，通过满足O < χ < 0.2的关系，从而能够防止在异质结界面24a上形成2DEG的情况。另外，更优选为，满足0.05 < χ < 0.1的关系。
[0046]接下来，对实施例的HEMTlO的制造方法进行说明。首先，如图5所示，在硅制的基板12的(111)面上，依次形成厚度为约2.4 μ m的缓冲层14、厚度为约1.6 μ m的电子传输层16、厚度为约20nm的电子供给层18、厚度为约10nm的ρ型GaN层22、厚度为约10nm的ρ型AlGaN层24以及厚度为约5nm的ρ型GaN层26。这些半导体层通过以三甲基镓(TMGa)、三甲基销(TMA)和氨(NH3)为原料的 MOCVD (Metal-organic Chemical Vapor Deposit1n:金属有机化合物化学气相沉积)法而生长。
[0047]接下来，如图6所示，利用ICP (Inductive coupled plasma:电感親合等离子体)干蚀刻，对电子传输层16、电子供给层18、p型GaN层22、p型AlGaN层24以及ρ型GaN层26进行部分蚀刻。由此，将电子供给层18、ρ型GaN层22、ρ型AlGaN层24以及ρ型GaN层26从邻接的器件分离。
[0048]接下来，如图7所示，利用ICP干蚀亥丨」，对ρ型GaN层22、ρ型AlGaN层24以及ρ型GaN层26进行部分蚀刻。由此，仅在形成栅电极28的部分留有ρ型GaN层22、ρ型AlGaN层24以及ρ型GaN层26，而去除剩余部分。
[0049]接下来，如图8所示，通过等离子CVD(Chemical Vapor Deposit1n:化学气相沉积)法，形成厚度为约10nm的绝缘膜20。
[0050]接下来，通过利用了光刻法的图案形成以及利用RIE(Reactive 1n Etching:反应离子刻蚀)的干蚀刻，去除应该形成源极电极30和漏极电极32的范围内的绝缘膜20而形成开口部。接下来，如图9所示，利用蒸镀及剥离而在上述的开口部内形成源极电极30及漏极电极32。源极电极30和漏极电极32通过利用蒸镀依次对厚度为约20nm的T1、厚度为约200nm的Al以及厚度为约40nm的Ni进行层压的方式而形成。
[0051]接下来，通过利用了光刻法的图案形成以及利用了 BHF的湿式蚀刻，去除应该形成栅电极28的范围内的绝缘膜20而形成开口部。接下来，如图10所示，利用蒸镀及剥离而在该开口部内形成栅电极28。栅电极28通过利用蒸镀依次对厚度为约500nm的Ni以及厚度为约500nm的Au进行层压的方式而形成。通过以上步骤，完成实施例的HEMT10。
[0052]另外，虽然在实施例1的HEMT10中2DEG成为电流路径，但是也可以将2DHG(二维空穴气)作为电流路径来使用。图11为表示将2DHG作为电流路径而使用的实施例2的HEMTo另外，在图11中，对与图1的各个部分相对应的部分标注与图1相同的参照编号。在图11的结构中，空穴供给层16b为AlGaN层，空穴传输层18b为ρ型的GaN层。在栅电极28与空穴传输层18b之间形成有η型GaN层22、η型AlGaN层24以及η型GaN层26的层压结构。在该HEMT中，在空穴供给层16b与空穴传输层18b之间的异质结界面18a上形成有2DHG。通过从η型GaN层22向空穴供给层16b和空穴传输层18b延伸的耗尽层，而使HEMT进行开关。在该HEMT中，通过η型GaN层22与η型AlGaN层24之间的异质结界面24a而对栅极漏电流进行抑制。
[0053]此外，虽然在上述的实施例1中，栅电极28隔着ρ型GaN层26而与ρ型AlGaN层24连接，但是栅电极28也可以直接与ρ型AlGaN层24连接。此外也可采用如下方式，即，栅电极28隔着ρ型GaN层26以外的ρ型层而与ρ型AlGaN层24连接。
[0054]此外，虽然在上述的实施例1中，ρ型AlGaN层24的ρ型杂质浓度低于P型GaN层22的ρ型杂质浓度，但是ρ型AlGaN层24的ρ型杂质浓度也可以为与ρ型GaN层22的ρ型杂质浓度相同的程度。
[0055]此外，虽然在上述的实施例中，P型AlGaN层24 (第四半导体层)为AlxGa1J^层，且O < χ < 0.2，但是第四半导体层也可为InyAlxGa1^N层，且为与第三半导体层(ρ型GaN层22)相比带隙较大的层。在这种情况下，虽然作为χ和y可以采用任意的值，但是为了不在第四半导体层24与第三半导体层22之间产生2DEG，而优选对半导体层24的成分、厚度、杂质浓度进行选择。
[0056]此外，虽然在上述的实施例中，电子供给层18(第二半导体层)为n型，第二半导体层也可以为有意地不掺杂杂质的层(无掺杂的层)。在将第二半导体层设为无掺杂的情况下，第二半导体层例如存在成为高电阻的η型的情况。
[0057]以上，虽然对本发明的具体示例进行了详细说明，但这些仅为示例，并不对权利要求书进行限定。在权利要求书中所记载的技术中包括对以上所例示的具体示例进行各种各样的改变、变更后的内容。
[0058]在本说明书或者附图中所说明的技术要素以单独或者各种组合的方式而发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，在本说明书或者附图中所例示的技术为同时达成多个目的的技术，且达成其中一个目的本身也具有技术上的有用性。
[0059]符号说明
[0060]10:ΗΕΜΤ ；
[0061]12:基板；
[0062]14:缓冲层；
[0063]16:电子传输层；
[0064]18:电子供给层；
[0065]18a:异质结界面；
[0066]20:绝缘膜；
[0067]22:p 型 GaN 层；
[0068]24:p 型 AlGaN 层；
[0069]24a:异质结界面；
[0070]26:p 型 GaN 层；
[0071]28:栅电极；
[0072]30:源极电极；
[0073]32:漏极电极；
[0074]50:凸部；
[0075]100:箭头；
[0076]200:n 型 GaN 层；
[0077]200a:结面。
【主权项】
1.一种开关元件，具备: 第一半导体层； 第二半导体层，其为第一导电型或无掺杂，并被配置在所述第一半导体层上，且与所述第一半导体层形成异质结； 第三半导体层，其为第二导电型，并被配置在所述第二半导体层上； 第四半导体层，其为第二导电型，并被配置在所述第三半导体层上，且与所述第三半导体层形成异质结； 栅电极，其与所述第四半导体层电连接。2.如权利要求1所述的开关元件，其中， 第三半导体层的第二导电型杂质浓度高于第四半导体层的第二导电型杂质浓度。3.如权利要求1或2所述的开关元件，其中， 第一半导体层、第二半导体层、第三半导体层以及第四半导体层为氮化物半导体层。4.如权利要求3所述的开关元件，其中， 第一半导体层为GaN层， 第二半导体层为η型或无掺杂的AlGaN层， 第三半导体层为P型的GaN层， 第四半导体层为AlxGa1^N层，并且O < X < 0.2。5.如权利要求3所述的开关元件，其中， 第一半导体层为GaN层， 第二半导体层为η型或无掺杂的AlGaN层， 第三半导体层为P型的GaN层， 第四半导体层为InyAlxGa1^N层，并且，与第三半导体层相比带隙较大。
【专利摘要】本发明提供一种栅极漏电流较小且栅极阈值较低的开关元件。该开关元件具备：第一半导体层；第二半导体层，其为第一导电型，并被配置在所述第一半导体层上，且与所述第一半导体层形成异质结；第三半导体层，其为第二导电型，并被配置在所述第二半导体层上；第四半导体层，其为第二导电型，并被配置在所述第三半导体层上，且与所述第三半导体层形成异质结；栅电极，其与所述第四半导体层电连接。
【IPC分类】H01L21/335, H01L29/778, H01L29/06
【公开号】CN104979387
【申请号】CN201510171237
【发明人】富田英幹, 兼近将一, 上田博之
【申请人】丰田自动车株式会社
【公开日】2015年10月14日
【申请日】2015年4月10日
【公告号】DE102015104731A1, US20150295073