半导体器件中的机械应力去耦合的制作方法
【技术领域】
[0001]本发明涉及例如半导体器件制造和/或MEMS(微机电系统)制造的领域中的方法。本发明也涉及半导体器件。此外，本发明涉及集成电路的机械应力去耦合并且涉及相关的制造工艺。
【背景技术】
[0002]半导体集成器件可以包括电子组件、机械组件和/或换能器组件。电子组件的示例为二极管、晶体管、电阻器、电荷存储元件等。机械组件可以为例如可以用于加速度传感器、压力传感器、麦克风、喇机、光学微镜器件以及更多器件中的薄膜、块、臂和/或弹簧。换能器组件可以为或者可以包括光电探测器、温度传感器、光传感器、发光器件、磁场传感器等。
[0003]取决于集成半导体器件的类型(例如模拟、数字、具有或不具有执行从电信号到另一物理量或反之亦然的转换的换能器组件)，集成半导体器件可能受到电参数和/或其它参数的漂移的影响。该电/非电参数的漂移可能尤其由器件封装内的半导体裸片(或多个半导体裸片)由于同一封装引发的应力导致的机械变形(例如弯曲)所引起。压力传感器(P-传感器)、加速度传感器(g_传感器)或者就此而言的任何集成或独立的MEMS器件，原则上会由于封装施加在衬底上的变形应力(或钝化)而经历关键性能指标(灵敏度、偏移、温度依赖性、线性、谐振频率、……)的改变。
【发明内容】
[0004]根据所提出的方法，在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽。第一沟槽是在半完成的半导体器件的第一区域和其第二区域之间的机械去耦合沟槽。该方法进一步包括使第一沟槽的侧壁和第二沟槽的侧壁钝化或绝缘，其中在第一沟槽和第二沟槽中并行地执行所述钝化或绝缘。
[0005]根据另一所提出的方法，在衬底布置中并行地刻蚀第一沟槽和第二沟槽。第二沟槽具有比第一沟槽更大的宽度。该方法还包括在第一沟槽的侧壁和第二沟槽的侧壁处沉积第一材料。该材料在沉积期间在第一沟槽的开口附近局部地生长在一起并因而使第一沟槽闭合。作为结果，在第一沟槽内留下空隙或空条。由于第二沟槽的更大宽度，在材料的沉积期间未使第二沟槽闭合。该方法进一步包括:利用第二材料填充第二沟槽、而不是第一沟槽，因为第一沟槽之前已经被第一材料闭合。
[0006]半导体器件包括第一沟槽，该第一沟槽被配置用于提供半导体器件的第一区域和第二区域之间的机械去耦合。半导体器件还包括第二沟槽和在第一沟槽的侧壁和第二沟槽的侧壁处的侧壁涂层。在第一沟槽的侧壁处和在第二沟槽的侧壁处的侧壁涂层具有相同材料。
[0007]半导体器件包括前端工艺线部分、后端工艺线部分、前端工艺线沟槽和后端工艺线沟槽。前端工艺线沟槽形成在前端工艺线部分中并且被配置用于将半导体器件的第一区域与半导体器件的第二区域机械去耦合。后端工艺线沟槽形成在后端工艺线部分中并且被配置用于也将第一区域与第二区域机械去耦合。后端工艺线沟槽相对于前端工艺线沟槽在横向上偏移，使得前端工艺线沟槽的占用区域不与后端工艺线沟槽的占用区域重叠。
[0008]本发明的实施的至少一些方面和示例基于如下发现:通过沿着半导体器件的特定区域的边界提供专用沟槽来与半导体器件的另一区域(或其它区域)机械去耦合，可以实现该特定区域的机械去耦合。根据这里描述的至少一些方面，无论如何，如果半导体器件包括用于不同目的(例如电绝缘、提供用于衬底的深覆盖层的电接触)的其它沟槽，则可以在不需要任何附加制造成本或仅需要很少的附加制造成本的情况下创建这些专用沟槽。一些实施示例提供延伸通过前端工艺线(FEOL)部分并且也通过后端工艺线(BEOL)部分的、用于机械去耦合的高效连续沟槽。该连续沟槽的两个部分(FE0L和BE0L)可以按照类似的方式被钝化。在备选方案中，机械去耦合通常也可以通过仅在前端工艺线部分中提供沟槽、仅在后端工艺线部分中提供沟槽或作为个体在前端工艺线部分和后端工艺线部分二者中提供非连接沟槽来实现。
【附图说明】
[0009]这里参考附图描述本发明的实施例。
[0010]图1示出具有修改以创建用于机械去耦合的沟槽的半导体器件的制造工艺的示意流程图；
[0011]图2示出根据实施示例的制造工艺的示意流程图；
[0012]图3示出根据其它实施示例的制造工艺的示意流程图；
[0013]图4示出在沟槽刻蚀步骤之后的制造期间的半导体器件的示意横截面；
[0014]图5示出尤其在标准沟槽和去耦合沟槽的侧壁处沉积了钝化和/或绝缘材料后的图8的半导体器件的示意横截面；
[0015]图6示出在利用填充材料例如多晶硅填充了标准沟槽并执行了化学机械抛光后的图9的半导体器件的示意横截面；
[0016]图7示出在执行了等离子体刻蚀步骤后的图10的半导体器件的示意横截面；
[0017]图8示出在执行了浅沟槽隔离(STI)后的图11的半导体器件的示意横截面；
[0018]图9示出包括外延硅薄膜(EP1-Si薄膜)和在具有分离的BEOL开放设计的传感器隔离沟槽内的集成应力去耦合的半导体器件的示意横截面；
[0019]图10示出与图13类似但具有组合有传感器开口的去耦合沟槽的BEOL部分的半导体器件的示意横截面；
[0020]图11示出包括EP1-Si薄膜和利用压力传感器(压力传感器仅为示例)周围的分离密封环的独立应力去耦合的半导体器件的示意横截面；
[0021]图12示出包括薄多晶硅薄膜(或备选地为:碳薄膜；碳传感器)和利用传感器区域周围的沟槽/传感器释放(TR/WL)密封环的应力去耦合的半导体器件的示意横截面；
[0022]图13示出包括薄多晶硅薄膜(或备选地为:碳薄膜；碳传感器)和利用在威尼斯(Venetia)顶部上的传感器区域(掩埋管/局部SO1- “绝缘体上硅”)周围的沟槽/传感器释放(TR/WL)密封环的应力去耦合的半导体器件的示意横截面；
[0023]图14示出包括薄多晶硅薄膜(或备选地为:碳薄膜；碳传感器)和利用在威尼斯顶部上的传感器区域(SON-“空上硅”)周围的TR/WL密封环的应力去耦合的半导体器件的示意横截面；
[0024]图15示出与图18类似但具有板状空腔的半导体器件的示意横截面，该板状空腔不含柱而含有去耦合沟槽用于支撑衬底布置的与周围部分机械去耦合的部分；
[0025]图16示出与图15类似但具有与去耦合沟槽的BEOL部分紧密抵靠的去耦合沟槽的FEOL部分的半导体器件的示意横截面；
[0026]图17示出与图20类似但具有相对于去耦合沟槽的BEOL部分在横向上偏移的去耦合沟槽的FEOL部分的半导体器件的示意横截面；
[0027]图18示出仅包括FEOL去耦合沟槽而不包括BEOL去耦合沟槽的半导体器件的示意横截面；
[0028]图19示出仅包括BEOL去耦合沟槽而不包括FEOL去耦合沟槽的半导体器件的示意横截面；
[0029]图20示出在BEOL层堆叠已被创建之后但还未被构造的半完成的半导体器件的示意横截面；
[0030]图21示出在形成了传感器开口并且同时形成了去耦合沟槽的一个或多个BEOL部分之后的图24的半完成的半导体器件的示意横截面；
[0031]图22示出对BEOL沟槽的侧壁施加了钝化并同时对先前重新打开的FEOL沟槽的侧壁施加了钝化之后的图25的半完成的半导体器件的示意横截面；
[0032]图23示出刻蚀了标准沟槽和去耦合沟槽之后的半完成的半导体器件的示意横截面；
[0033]图24示出在沟槽的侧壁的钝化和/或绝缘之后的图27的半完成的半导体器件的示意横截面；
[0034]图25示出在沟槽的侧壁的钝化和/或绝缘之后的图28的半完成的半导体器件的示意横截面；
[0035]图26示意性地图示如何可以重新使用用于标准沟槽的标准工艺模块来同时创建标准沟槽和去耦合沟槽的两种方案；
[0036]图27示意性地图示如何可以重新使用用于传感器处理的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能；
[0037]图28示意性地图示如何可以重新使用用于传感器释放的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能；以及
[0038]图29示意性地图示如何可以重新使用用于传感器释放的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能的图6的备选方案。
[0039]在下面的描述中通过相同或等效的参考标号标示相同或等效元件或者具有相同或等效功能性的元件。
【具体实施方式】
[0040]在下面，阐述很多细节以提供对本发明的实施例的更透彻的解释。然而，本领域技术人员将明白的是，可以在没有这些特定细节的情况下实施本发明的实施例。在其它情形中，以框图形式或示意图示出、而不是详细地示出公知结构和器件，以便避免混淆本发明的实施例。此外，除非另外特别指出，否则以下描述的不同实施例的特征可以相互结合。
[0041]半导体行业中的研究在某种程度上是由对于将用于不同目的的器件和电路集成到单一芯片中的期望所驱动的。例如，可以将双极和CMOS控制电路系统加上DMOS功率器件集成在同一单片结构(智能功率技术，SPT)上。简写SPT9标示第九代，其是撰写本文时的最新一代。SPT9技术可以以130nm嵌入快闪节点为特征。
[0042]除了将不同电子技术(例如双极和CMOS技术)集成到一个单片结构中之外，也可以关注于集成非电子结构。例如，传感器、换能器、机械部分可以与用于驱动、控制和观测传感器、换能器、机械部分等的电子电路集成。例如，对于基于SPT9的技术，可以设想集成的压力传感器。
[0043]存在各种方案用于实施压力传感器的薄膜。例如，第一种方案可以是EP1-Si薄层(外延硅薄层)。第二种方案可以是Poly-Si薄层(多晶硅薄层)。为了便于了解尺寸，EP1-Si薄层可以为3 μπι-6.7 μ m那么厚，而Poly-Si薄层可以为大致300nm那么薄(也就是，薄十倍)。特别地，对于Poly-Si薄层，封装引发的在传感器元件上的应力可能变得重要。因此将期望的是，找到用以从传感器元件去耦合(由封装施加的)衬底应力的前端集成方案。
[0044]用于实现更抗应力的传感器薄层的一种方案可以是增加薄层的厚度(相对于衬底)。也就是说，为了获得同样的传感器灵敏度，必需扩大传感器占用区域。除了面积代价夕卜，在传感器尺寸达到例如CMP(化学机械处理)工艺的平坦化长度或谐振频率(超声清洗)时，这在制造期间存在一定的风险(断裂)。
[0045]作为对于更厚薄膜的备选方案，可以实现围绕传感器元件的特定沟槽，其能够去耦合横向封装应力(针对不同种类的压力传感器薄层)。该特定沟槽可以具有预先存在的空隙或空条，或者可以填充有稍后被去除的牺牲材料。其可以与SPT9沟槽分开地或者一起地制造。该沟槽可以用于将半导体器件的第一区域与诸如围绕第一区域的周围区域之类的第二区域机械去耦合。可以通过消除在第一区域和第二区域之间的任何压配合(force-fit)连接，来实现机械去親合。然而，也可以通过减少第一区域和第二区域之间的压配合连接的量或截面面积来实现机械去耦合。换言之，第一区域和第二区域仍可以在一个或多个所选择的点处连接，使得第一区域由第二区域支撑或反之亦然。但是，与第一区域和第二区域之间的固定连续连接相比，一个或多个所选择的连接点不会将机械应力从第二区域传送到第一区域或反之亦然，或者仅传送少量机械应力。
[0046]可以通过专门刻蚀或者与传感器释放刻蚀一起，去除在特定沟槽的顶部上的BEOL(后端工艺线)。可以去除牺牲材料；沟槽可以得到钝化。此外，借助于威尼斯(Venetia)工艺，可以垂直地实现去耦合。所谓威尼斯工艺是用于通过对掩埋的沟道的氧化和退火来制造SOI晶片的工艺。该工艺名称源自于在威尼斯城市中使用的房屋建筑技术(粧工程上的基底)与工艺本身的相似性。
[0047]所提出的沟槽对于不同传感器器件的应力去耦合可以是有用的。