一种半导体器件及其制备方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子
目.ο
【背景技术】
[0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于追求高器件密度、高性能和低成本的半导体工业已经发展到尺寸更小的技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
[0003]相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；其中，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，能从三个面来控制静电，因此在静电控制方面的性能也更突出。
[0004]所述FinFET器件如图1所示，其中所述栅极结构102环绕所述鳍片101设置，并通过所述栅极结构侧壁上的间隙壁103来控制LDD扩散长度，但是在形成所述间隙壁103的过程中，所述鳍片101的侧壁上也会形成，而且残留间隙壁103 '不易去除，去除的同时还会对所述栅极结构102侧壁上的间隙壁103造成损坏，由于所述残留间隙壁103 '的存在，在所述鳍片101上形成外延半导体层104时很容易发生桥连，使器件性能和良率降低。
[0005]因此，需要对现有技术中所述FinFET器件的制备方法做进一步的改进，以便消除上述问题。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]本发明提供了一种半导体器件的制备方法，包括:
[0008]提供半导体衬底，在所述半导体衬底上形成有若干鳍片，在所述鳍片的上方与所述鳍片延伸方向相垂直的方向上形成有若干个包括栅极材料层和掩膜层的条状叠层；
[0009]沉积牺牲材料层，以填充所述条状叠层两侧的空隙；
[0010]在所述条状叠层的方向上图案化所述牺牲材料层，以形成位于所述叠层两侧的沟槽，所述沟槽完全露出所述条状叠层的侧壁；
[0011]沉积间隙壁材料层并平坦化至所述牺牲材料层，以填充所述沟槽，在所述条状叠层的侧壁上形成间隙壁；
[0012]去除所述牺牲材料层，以露出所述间隙壁。
[0013]可选地，形成所述条状叠层的方法包括:
[0014]在所述半导体衬底上形成由浅沟槽隔离结构相互隔离的所述鳍片；
[0015]在所述鳍片上形成栅极介电层、所述栅极材料层和所述掩膜层；
[0016]图案化所述栅极材料层和所述掩膜层，以形成所述条状叠层。
[0017]可选地，所述掩膜层包括依次形成的氮化物硬掩膜层和氧化物硬掩膜层。
[0018]可选地，在形成所述沟槽的同时或者之后去除所述氧化物硬掩膜层，以露出所述氮化物硬掩膜层。
[0019]可选地，填充所述条状叠层两侧的空隙的方法包括:
[0020]沉积牺牲材料层，以覆盖所述条状叠层和所述半导体衬底；
[0021]平坦化所述牺牲材料层至所述条状叠层的顶部，以填充所述条状叠层两侧的空隙。
[0022]可选地，形成所述沟槽的方法包括:
[0023]在所述牺牲材料层上形成第二掩膜层，以覆盖所述牺牲材料层和所述条状叠层；
[0024]图案化所述第二掩膜层，形成开口，以露出所述条状叠层和部分所述牺牲材料层；
[0025]以所述第二掩膜层为掩膜，蚀刻所述牺牲材料层，以形成所述沟槽。
[0026]可选地，所述开口的关键尺寸大于所述条状叠层的宽度。
[0027]可选地，所述牺牲材料层选用与所述掩膜层和所述间隙壁材料层具有较大蚀刻选择比的材料。
[0028]可选地，所述牺牲材料层选用Si或HSQ薄膜。
[0029]可选地，当所述牺牲材料层选用Si时，选用TMAH或者KOH去除所述牺牲材料层。
[0030]本发明还提供了一种上述方法制备得到的半导体器件。
[0031]本发明还提供了一种电子装置，包括上述方法制备得到的所述的半导体器件。
[0032]本发明为了解决现有技术中所述鳍片两侧残留间隙壁不易去除的问题，提供了一种新的半导体器件制备方法，在所述方法中通过牺牲材料层覆盖所述鳍片，并通过图案化的方法得到间隙壁图案，最后进行填充以得到间隙壁，避免了现有技术中去除残留间隙壁时对所述鳍片以及间隙壁造成损坏。
[0033]本发明的优点在于:
[0034](I)通过间隙壁图案化的方法，避免了间隙壁蚀刻和去除的步骤，扩大了工艺窗□。
[0035](2)通过牺牲材料层定义间隙壁图案并保护其他区域不形成间隙壁，从而避免了间隙壁残留的问题。
[0036](3)所述鳍片和间隙壁在工艺过程中不会受到损坏，器件的性能和良率进一步提闻。
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0038]图1为现有技术中所述半导体器件的结构示意图；
[0039]图2a_i为本发明实施例中所述半导体器件的制备流程示意图；
[0040]图3为制备本发明中含高度可控鳍片的半导体器件的工艺流程图。
【具体实施方式】
[0041]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0042]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0043]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0044]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。