使用晶片级封装的光传感器的制造方法
【专利说明】使用晶片级封装的光传感器
[0001]本申请是申请日为2010年I月8日、申请号为201010000436.2、发明名称为“使用晶片级封装的光传感器”的申请的分案申请。
技术领域
[0002]本发明总地涉及半导体光传感器，并且更具体地，涉及使用各种半导体制造技术和晶片级封装技术来制造微型低功率光传感器。
【背景技术】
[0003]光传感器在现代社会中无所不在。一些应用使用具有光学检测的反射光来进行位置感测；这些应用包括条码读取器、激光打印机和自动对焦显微镜。其他应用(例如数码相机、蜂窝电话和膝上型计算机)使用光学传感器来量测环境光的量，并且通过将屏幕光强度调整为环境光量的函数来使设备功耗最小化。此外，环境光传感器集成在膝上型计算机中来将屏幕背光调整为观看者舒服的水平。光传感器还可以被用在工业应用中。
[0004]通常通过在半导体晶片前侧上制造光敏元件(例如二极管)来实现光传感器。为了提供电或光学接入(access)，传统的途径是使用导线结合到晶片前侧。然而，该途径需要大量半导体空间(real estate)和扇出电阻(fan out resistance)，导致高成本和高功耗的方案。
[0005]最近以来，用于光传感器的晶片级封装(“WLP”)已经提供了优于常规途径的更小尺寸、更高性能和一些成本降低。同样，已经作出努力来利用穿硅通路(“TSV”)、通路钝化层沉积、盘氧化层开口(pad oxide opening)、通路填充、再分布层(“RDL”)、焊料凸起成形和切片，以便于减小尺寸并提高性能。用于制造TSV的蚀刻工艺已经包括湿法蚀刻、RIE (反应离子蚀刻)和DRIE(深反应离子蚀刻)。这些努力已经提供了一些改进，但是半导体技术仍旧受到成本和功率效率的挑战。所需要的是这样的光传感器方案，所述光传感器在尺寸、成本、功耗以及可靠性方面提供显著的改进。
【发明内容】
[0006]本发明提供与微型低功率光传感器相关的系统、器件和方法。使用本发明，光敏部件(例如二极管)是制造在硅晶片的前侧上。从晶片前侧到晶片后侧的连接性是由TSV提供的。焊料凸起置于晶片后侧，以提供到印刷电路板(“PCB”)的耦合。该技术通过消除芯片之外连接的扇出来提供传感器微型化，并且实现优选的芯片尺寸封装。另外，对具有特定尺寸的焊料凸起的选择可以消除对底填充(例如填充传感器芯片和PCB之间的空间)的需求，并且可以导致成本有效并可靠的方案。
[0007]本发明可以以各种不同的制造工艺和技术实现。例如，TSV可以以包括DRIE先通路(via first)、DRIE后通路(via last)、后通路湿法蚀刻和两步通路结构的实施方案制造。为了进一步便利WLP，晶片的前侧可以用保护衬底或保护带来保护。
[0008]在本发明中描述的技术还可以应用于其他类型的半导体器件，例如发光二极管、图像传感器、压力传感器和流量传感器。
[0009]已经在该
【发明内容】
章节总地描述了本发明的某些特征和优点；然而，在本文中给出了另外的特征、优点和实施方案，或者查看了这里的附图、说明书和权利要求书的本领域普通技术人员将清楚另外的特征、优点和实施方案。因此，应该理解，本发明的范围应当不受该
【发明内容】
章节中所公开的特定实施方案的限制。
【附图说明】
[0010]现在将参照本发明的实施方案，本发明的实施例可以在附图中被图示。这些附图意图是图示说明性的而非限制性的。尽管本发明是在这些实施方案的上下文中进行描述的，但是应该理解，并非意图将本发明的范围限于这些特定实施方案。
[0011]图1根据本发明的各个实施方案图示半导体光传感器的先通路DRIE实现的横截面。
[0012]图2根据本发明的各个实施方案图示半导体光传感器的先通路DRIE实现的制造方法。
[0013]图3根据本发明的各个实施方案图示半导体光传感器的后通路DRIE实现的横截面。
[0014]图4根据本发明的各个实施方案图示半导体光传感器的后通路DRIE和后通路湿法蚀刻实现的制造方法。
[0015]图5根据本发明的各个实施方案图示半导体光传感器的后通路湿法蚀刻实现的横截面。
[0016]图6根据本发明的各个实施方案图示半导体光传感器的两步穿硅通路实现的横截面。
[0017]图7根据本发明的各个实施方案图示半导体光传感器的两步穿硅通路实现的制造方法。
【具体实施方式】
[0018]本发明的实施方案提供与微型低功率光传感器相关的系统、器件和方法。本发明以互补金属氧化物半导体(CMOS)光电二极管传感器的高效集成、针对电连接性而使用TSV以及对具有某些特性的焊料凸起的选择实现成本和可靠性益处。对于电连接性，本发明采用将管芯(die)前侧的光敏光电二极管和其他器件连接到后侧的TSV。在管芯的后侧，设置有焊料凸起来便利与印刷电路板或其他器件的连接。使用为晶片凸起(wafer bumping)而特别定尺寸的焊料凸起消除了对底填充(例如填充芯片和PCB之间的空间)的需要，并且导致成本有效且可靠的方案。另外，为了确保对传感器的光学接入，本发明采用可以置于光敏元件之上的光学滤波器来选择需要的电磁谱部分(例如可见光)，以便于模拟人眼对环境光的感知。
[0019]本发明可以实现在各种半导体实施方案中。一般的蚀刻工艺包括湿法蚀刻、反应离子蚀刻(RIE)和深反应离子蚀刻(DRIE)。湿法蚀刻是以液体蚀刻剂进行的化学工艺，并且强烈地依赖于晶片暴露的晶面。RIE是在微制造中使用的蚀刻技术。它使用化学反应性的等离子体来移除沉积在晶片上的物质。等离子体是在低压(真空)下通过电磁场产生的。来自于等离子体的高能离子冲击晶片并且与其进行反应。DRIE是用于在晶片中创建深的陡边孔洞和沟道的高度各向异性蚀刻工艺，其中典型的纵横比为5:1或更大。
[0020]第一实施方案100在图1中示出，并且被称为先通路DRIE方法，因为通路是制造在硅晶片112的前(第一)侧的。实施方案100包括CMOS 二极管11UCM0S介电质110，以及CMOS金属102。在CMOS元件之上的层是光学滤波器114，具有如之前描述的性质。DRIE通路105包括通路金属104，所述通路金属104通过通路介电质103与硅晶片隔离。为了便利后(第二)侧上的处理，保护衬底109通过粘黏层101附着到前侧。在某些实施方案中，通路金属104是电链的金属，其需要通路金属阻挡/晶种层115。在其他实施方案中，通路金属104和通路金属阻挡/晶种层115被物理气相沉积(PVD)金属层替代。
[0021]晶片的后侧包括隔离层Is0.1107，该隔离层提供晶片和后续沉积的RDL层106之间的绝缘。在RDL层106和晶片112之上是另一隔离层Is0.2108，并且焊料凸起113被这样设置，即使得其耦合到RDL层106。在某些实施方案中，RDL 106是电镀的金属，其需要RDL阻挡/晶种层116。在其他实施方案中，RDL 106和RDL阻挡/晶种层116被PVD金属层替代。
[0022]在某些实施方案中，凸起113的直径大致为150至350微米。当晶片级封装工艺使用该尺寸范围内的凸起时，可以有两种积极结果。首先，可以消除或者减少现有技术对晶片112和印刷电路板之间底填充的要求。排除底填充要求可以导致工艺复杂性和成本的显著降低。第二，焊料凸起与印刷电路板的连接可以是非常可靠的。因此，利用具有本发明的部件的终端用户产品(例如蜂窝电话)可以是非常可靠的，并且因此可以容易地通过要求的温度循环测试、振动测试和坠落测试。
[0023]如图1中图示的，二极管111耦合到C