通过选择性循环蚀刻形成的finFET隔离的制作方法
【技术领域】
[0001]本发明一般涉及包括finFET的半导体集成电路器件，而更具体地，涉及非常小的最小特征尺寸状况和极高集成密度的finFET和形成于所述finFET之间的隔离结构。
【背景技术】
[0002]对集成电路越来越高的性能的要求已经驱使集成电路设计走向非常高的集成密度和极小的器件尺寸。高集成密度需要每个器件占据的面积最小化，这不仅增加了给定尺寸的芯片上能提供的功能，还减小了集成电路上的器件之间的连接长度，所述减小的连接长度减小信号传播时间(增加潜在的时钟速度)并增加对噪声的抗扰性。然而，传统的器件(诸如场效应晶体管)的设计的按比例缩小会损害到电学特性，诸如，减小导电状态与不导电状态下的电阻的比例的晶体管沟道中的耗尽层的控制。损害耗尽层控制的主要原因是，即使当栅极绝缘体被做的非常薄并且当使用高介电常数(H1-K)材料作为栅极绝缘体时，减小功率耗散要求所必要的减小的栅极电压也不能控制距离栅极电极的增大的距离处的和导电沟道的拐角处的电荷载流子数。
[0003]为了恢复适当的对耗尽层的控制的水平，已经开发了所谓的finFET晶体管设计，并且可以预见在集成电路中将增加对finFET的使用。finFET的特征在于形成具有薄的、鳍形的半导体材料的主体，其提供源极区和漏极区以及所述源极区和漏极区之间的在绝缘表面上形成的导电沟道，这允许晶体管栅极至少在所述薄鳍的相对侧面上形成。所述鳍经常形成为具有比可以光刻分辨的宽度更薄的宽度，以减小所述鳍中的任何位置与栅极电极部分中的一个的距离。
[0004]本领域已知若干制造finFET的技术，包括所谓侧壁图像转移(SIT)，其能将所述鳍形成为具有比可以光刻分辨的尺寸更小的横向尺寸，这有时被称为亚光刻特征。侧壁图像转移包括形成芯轴(mandrel)，在芯轴上形成侧壁，移除芯轴并且移除剩下的侧壁的不与期望的鳍对应的部分，然后使用剩下的侧壁部分作为硬掩模以形成所述鳍。因此，SIT技术很复杂，包括具有苛刻的处理容差窗口的相对苛刻的处理，并且与在整个集成电路中所期望的相比，一般以更大的接近度形成多得多的鳍。
[0005]一种更简单的制造技术(尽管需要数量相当的处理步骤)被称为节距分解(split-pitch)光刻法。节距分解光刻法基于的是以下事实:在特征尺寸与光刻分辨率极限相近并且特征件必须形成为彼此紧密接近的情况下，由光刻曝光能量的衍射所导致的干涉图案变得关键，因为干涉图案的强度中的峰值可能使抗蚀剂部分地曝光(其中曝光是累加性的)。因此，节距分解光刻法使用具有分开得宽的特征件的曝光掩模为图案化硬掩模做抗蚀剂曝光，并且通过替换抗蚀剂以及在每个分开得宽的特征件的各自图案转移到所述硬掩模之后，使用不同的掩模或偏移(offset)掩模做另一次抗蚀剂曝光来获得特征件的接近度；因而在硬掩模中累积紧密相隔的特征件，所述硬掩模用于使在下面的材料的层图案化。然而，在应用到finFET的制造时，节距分解技术也形成了比需求多得多的鳍并且具有比所期望的还更紧密的接近度，这导致了鳍移除和隔离结构的形成的问题。也就是说，不论用于制作所述鳍的技术是什么，移除不想要的鳍部分需要用额外的掩模来移除不想要的鳍和鳍部分。
[0006]所述用额外的掩模产生了一种结构，在此结构中表面曝露了薄的交替的半导体(例如，硅)的区和半导体氧化物隔离区(例如，氧化硅)的边缘。这个要被移除的表面的区域具有几倍于一个鳍的宽度和相对深的凹进，所述相对深的凹进形成于下面的半导体材料中以形成隔离结构，而不过度侵蚀所述鳍上的用于隔离结构蚀刻的(优选为氮化物的)盖(cap)ο
【发明内容】
[0007]因此，本发明的一个目的是提供用于半导体材料和半导体氧化物的蚀刻处理，相对半导体氮化物或其它适合用作硬掩模的材料(诸如碳化硅和氧氮化硅)的蚀刻具有增大的选择性。
[0008]本发明的另一个目的是提供一种鲁棒的蚀刻处理，用于可靠地移除由节距分解光刻法或侧壁图像转移(SIT)处理或其它用于形成finFET的处理产生的过剩的鳍来为隔离结构提供适合尺寸的凹进，所述鲁棒的蚀刻处理与不损害鳍尺寸的一致性或不明显侵蚀用于限定隔离结构位置的硬掩模的处理是兼容的，同时提供对关键尺寸(CD)和线边缘粗糙度(LER)的良好的控制。
[0009]为了实现本发明的这些目的和其它目的，提供了由包括过剩的鳍的结构形成用于隔离结构的沟槽的方法，所述过剩的鳍由半导体材料的层形成，在所述鳍之间沉积有局部隔离材料，所述方法包括以下步骤:在所述局部隔离材料和所述鳍之上沉积硬掩模材料，将所述硬掩模材料图案化，以及进行如下循环蚀刻:相对所述硬掩模材料和所述局部隔离材料选择性地蚀刻所述鳍，交替地相对所述鳍和所述硬掩模材料选择性地蚀刻所述局部隔离材料。
[0010]根据本发明的另一个方面，提供一种半导体集成电路，包括多个finFET、介于由第一距离分隔开的两个finFET之间的多个局部隔离结构、以及介于由比第一距离大的第二距离分隔开的两个finFET之间的至少一个隔离结构。
【附图说明】
[0011]可以参照附图通过下面对本发明的优选实施例的详细说明更好地理解上述内容以及其它目的、方面和优势，所述附图中:
[0012]图1是将包括finFET的单个鳍和隔离结构的半导体晶片的区域的剖面图，对理解本发明解决的问题会是有用的，
[0013]图2A、图2B、图2C、图3A、图3B、图4A、图4B和图4C是半导体晶片的区域的俯视图和剖面图，对理解适合用于移除具有高度一致的鳍几何结构的过剩的鳍的硬掩模图案的形成是有用的，
[0014]图5A、图5B、图5C、图5D、图5E和图5F是一系列包括finFET的集成电路的一部分的剖面图，以例示不保证一致的鳍的几何结构的鳍形成的技术，
[0015]图6A、图6B、图6C、图6D和图6E是一系列包括finFET的集成电路的一部分的剖面图，以例示保证一致的鳍的几何结构的鳍形成的技术，本发明优选地以这样的技术来实现，
[0016]图6F例不了一系列例不了将图6A到图6E的处理一般化的剖面图，
[0017]图7和图8例示了一系列例示了导致本发明所避免了的问题的蚀刻处理流程的剖面图，
[0018]图9和图10例示了一系列根据本发明的处理流程的剖面图，
[0019]图11例示了通过本发明所避免了的图8和图10的处理流程中额外的潜在问题，以及
[0020]图12是根据本发明避免了图11中例示了的问题的详细的处理流程。
【具体实施方式】
[0021]现在参照附图，并更具体地，参照图1，示出的是集成电路中的多个finFET的形成中的中间阶段的半导体晶片的部分的两个剖面图。应理解，每个剖面图中示出的晶片的部分仅代表单个finFET以及其相关联的隔离结构所需要的空间。还应理解，这些剖面图和其它在下文将说明的图7-12的剖面图不是沿着单个直线所截取的，而是代表在虚线15所表示的大概位置处相遇的区段的不同部分沿着两个正交的方向截取的视图，这将在下文参照图2A到图4C进行完整地解释。
[0022]左侧的剖面图10代表由侧壁图像转移或节距分解光刻处理产生的中间制造阶段；前者对具有比可以光刻分辨的宽度更小的宽度的鳍是优选的，而后者对具有与光刻曝光和蚀刻处理的极限相近的鳍宽度的finFET是优选的。两个类型的处理均充分使用硬掩模。如所例示的，即使蚀刻处理优选为高度各向异性的，由于蚀刻的深度导致蚀刻剂负载有被蚀刻的材料(因而有效地稀释了蚀刻剂)，所以期望并产生了所述鳍的剖面中的轻微锥度。如上文所提及的，两个处理都形成比期望的数量多得多、接近度更大的许多鳍状结构，并且远超过要制造的finFET的数量。这样的处理产生的结构还形成具有在完成的鳍中不想得到的部分的结构。例如，在SIT处理的过程中形成在芯轴上的侧壁结构会是封闭的几何形状，所述封闭的几何形状必须具有末端并且可能一侧被移除以将剩下的侧壁部分分为基本上线性的一个或多个图案。
[0023]应注意，所述鳍是从可以是体半导体的半导体主体或者从绝缘体上半导体(SOI)晶片的有源层形成的。(应注意，尽管以硅鳍、氧化硅绝缘和氮化硅盖以及硬掩模为背景来说明本发明，其中本发明解决的问题十分严峻，但本发明可应用到与这样的各材料相称的材料的其它组合，其中相似的问题可能在某种程度上出现)。生产具有比本发明优选针对的finFET更大的鳍宽度的finFE