改进的vjfet器件的制作方法
【专利说明】改进的VJFET器件
[0001]相关专利申请的交叉引用
[0002]本申请要求2013年3月15日提交的名称为“改进的VJFET器件(Improved VJFETDevices)”的美国临时申请序列号61/792，141的优先权，该临时申请全文以引用的方式并入本文中。
技术领域
[0003]本公开属于高电流和高电压半导体器件的领域。例如，公开了高电压常开和常关垂直结场效应晶体管(VJFET)及其制作方法。
【背景技术】
[0004]使用碳化硅(SiC)和其他宽带隙材料实现的高电压VJFET可在高功率转换和马达控制应用中取代硅M0SFET、超结MOSFET和硅IGBT。宽带隙半导体具有较高的击穿场(Ec，以V/cm为单位测量)，其转化为较薄(例如，薄10倍)的电压支持漂移区，这些漂移区具有较高的掺杂，例如，掺杂高10倍以上。这可直接导致与具有相同电压额定值的硅器件相比，在导通状态下器件电阻减小许多个数量级。
[0005]VJFET因为是单极器件，可以相对高的频率切换而保持低功率损耗。这可实现更紧凑的电力电子电路。切换速度取决于器件电容。在硬切换应用中，类似于马达等大多数电感性负载，降低的栅漏电容(Cgd)可能是关键的。
[0006]由于SiC VJFET器件没有栅极氧化物，所以其不受MOS栅控碳化硅器件所面临的可靠性和产率问题影响。此外，由于VJFET通常具有体沟道而非反转层，因此其可被制造为具有相比具有类似电压额定值的MOSFET而言更低的导通电阻。栅极氧化物的缺失使得可以在较高峰值结温度下进行可靠操作。
[0007]由于SiC和其他宽带隙材料价格昂贵，所以帮助减小晶粒大小的器件结构有助于使器件更为经济从而能够广泛使用。现有技术中的VJFET结构可在给定电压额定值下每单位面积导通电阻方面和在降低Cgd并且提高切换速度方面得到改进。这些结构还可被实现为并入内置PiN 二极管或JBS肖特基二极管以适应需要双向电流的电路。本公开涉及这些和其他重要需求。
【发明内容】
[0008]已在硅MOSFET器件中成功使用超结电荷平衡技术来实现相比具有均匀掺杂漂移区域的标准MOSFET而言更低的导通电阻。该结构涉及用几乎相等的η-型和ρ-型电荷掺杂的柱，其产生具有近零净掺杂的漂移区域。MOSFET中的P-柱通常连接到源极区。当这种技术应用于垂直JFET时，如果ρ-柱连接到ρ-栅极，则可实现较低的导通电阻，但可导致高Cgd。因此，可能有利的是将超结层连接到路由至源电极的单独埋栅。
[0009]在以下公开的一个实施例中，屏蔽超结JFET可包括:超结电荷平衡区域，其包括第一导电类型的注入区和第二导电类型的注入区；沿着第一方向设置在超结电荷平衡区域上方的埋置屏蔽，其包括第一导电类型的区和第二导电类型的区；以及链路区域，其沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方。该链路区域可包括第一导电类型的区和第二导电类型的区。该屏蔽超结JFET还可包括JFET区域，其沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方。该JFET区域可包括第一导电类型的区和第二导电类型的区。该屏蔽超结JFET还可包括源电极，其沿着第一方向设置在超结电荷平衡区、埋置屏蔽和JFET区域上方。该屏蔽超结JFET还可包括电链路，该电链路可包括:链路区域的至少一个第二导电类型的区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准；JFET区域的至少一个第二导电类型的区，其电连接到链路区域的至少一个第二导电类型的区和源电极，该JFET区域的至少一个第二导电类型的区沿着第一方向与链路区域的至少一个第二导电类型的区至少部分地对准，并且其中电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
[0010]在另一个实施例中，形成屏蔽超结JFET的方法包括形成超结电荷平衡区域，该超结电荷平衡区域包括第一导电类型的注入区和第二导电类型的注入区。该方法还可包括形成埋置屏蔽，该埋置屏蔽沿着第一方向设置在超结电荷平衡区域上方并且包括第一导电类型的区和第二导电类型的区。该方法还可包括形成沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方的链路区域，其中该链路区域包括第一导电类型的区和第二导电类型的区。该方法还可包括形成沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方的JFET区域，其中该JFET区域包括第一导电类型的区和第二导电类型的区。该方法还可包括形成源电极，该源电极沿着第一方向设置在超结电荷平衡区、埋置屏蔽和JFET区域上方。该方法还可包括形成电链路，该电链路包括:链路区域的至少一个第二导电类型的区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准JFET区域的至少一个第二导电类型的区，其电连接到链路区域的至少一个第二导电类型的区和源电极，该JFET区域的至少一个第二导电类型的区沿着第一方向与链路区域的至少一个第二导电类型的区至少部分地对准，并且其中电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
[0011]在另一个实施例中，开槽屏蔽超结JFET可包括超结电荷平衡区域，其包括第一导电类型的注入区和第二导电类型的注入区。该开槽屏蔽超结JFET还可包括沿着第一方向设置在超结电荷平衡区域上方的埋置屏蔽，其中该埋置屏蔽包括第一导电类型的区和第二导电类型的区。该开槽屏蔽超结JFET还可包括沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方的沟道区域，其中该沟道区域包括:至少一个第一导电类型的沟道层，该沟道层具有沿着第一方向部分地延伸穿过沟道层的至少第一沟槽和第二沟槽，其中第一沟槽相比第二沟槽沿着第一方向延伸得更远；第二导电类型的第一区，其沿着第一方向设置在沟道层中第一沟槽与埋置屏蔽之间并且沿着第一方向与第一沟槽至少部分地对准。该沟道区域可包括第二导电类型的第二区，其沿着第一方向设置在沟道层中第二沟槽与埋置屏蔽之间并且沿着第一方向与第二沟槽至少部分地对准。该开槽屏蔽超结JFET还可包括源电极，其沿着第一方向设置在超结电荷平衡区、埋置屏蔽和沟道区域上方；以及电链路，其包括:第二导电类型的第一区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准；至少部分地设置在第一沟槽中的导电桥，其中该导电桥在第二导电类型的第一区与源电极之间延伸，电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
[0012]在一个实施例中，形成开槽屏蔽超结JFET的方法包括:形成超结电荷平衡区域，其包括第一导电类型的注入区和第二导电类型的注入区；以及形成沿着第一方向设置在超结电荷平衡区域上方的埋置屏蔽，其中该埋置屏蔽包括第一导电类型的区和第二导电类型的区。该形成开槽屏蔽超结JFET的方法还可包括形成沿着第一方向设置在超结电荷平衡区域和埋置屏蔽上方的沟道区域，其中该沟道区域包括:至少一个第一导电类型的沟道层，该沟道层具有沿着第一方向部分地延伸穿过沟道层的至少第一沟槽和第二沟槽，其中第一沟槽相比第二沟槽沿着第一方向延伸得更远；第二导电类型的第一区，其沿着第一方向设置在沟道层中第一沟槽与埋置屏蔽之间，并且沿着第一方向与第一沟槽至少部分地对准；以及第二导电类型的第二区，其沿着第一方向设置在沟道层中第二沟槽与埋置屏蔽之间，并且沿着第一方向与第二沟槽至少部分地对准。该形成开槽屏蔽超结JFET的方法还可包括形成源电极，其沿着第一方向设置在超结电荷平衡区、埋置屏蔽和沟道区域上方；以及形成电链路，其包括:第二导电类型的第一区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准；至少部分地设置在第一沟槽中的导电桥，其中该导电桥在第二导电类型的第一区与源电极之间延伸，电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
[0013]在另一个实施例中，屏蔽JFET可包括:埋置屏蔽，其包括第一导电类型的区和第二导电类型的区；沿着第一方向设置在埋置屏蔽上方的链路区域，其中该链路区域包括第一导电类型的区和第二导电类型的区；以及沿着第一方向设置在埋置屏蔽上方的JFET区域，其中该JFET区域包括第一导电类型的区和第二导电类型的区。该屏蔽JFET还可包括源电极，其沿着第一方向设置在埋置屏蔽和JFET区域上方；以及电链路，其包括:链路区域的至少一个第二导电类型的区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准；JFET区域的至少一个第二导电类型的区，其电连接到链路区域的至少一个第二导电类型的区和源电极，该JFET区域的至少一个第二导电类型的区沿着第一方向与链路区域的至少一个第二导电类型的区至少部分地对准，并且其中电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
[0014]在另一个实施例中，开槽屏蔽JFET可包括埋置屏蔽，其包括第一导电类型的区和第二导电类型的区；以及沿着第一方向设置在埋置屏蔽上方的沟道区域，其中该沟道区域包括:至少一个第一导电类型的沟道层，该沟道层具有沿着第一方向部分地延伸穿过沟道层的至少第一沟槽和第二沟槽，其中第一沟槽相比第二沟槽沿着第一方向延伸得更远；第二导电类型的第一区，其沿着第一方向设置在沟道层中第一沟槽与埋置屏蔽之间，并且沿着第一方向与第一沟槽至少部分地对准；以及第二导电类型的第二区，其沿着第一方向设置在沟道层中第二沟槽与埋置屏蔽之间，并且沿着第一方向与第二沟槽至少部分地对准。该开槽屏蔽JFET还可包括源电极，其沿着第一方向设置在埋置屏蔽和沟道区域上方。该开槽屏蔽JFET还可包括:电链路，该电链路包括第二导电类型的第一区，其电连接到埋置屏蔽的至少一个第二导电类型的区，并且沿着第一方向与埋置屏蔽的至少一个第二导电类型的区至少部分地对准；以及导电桥，其至少部分地设置在第一沟槽中，并且在第二导电类型的第一区与源电极之间延伸，其中电链路将源电极电连接到埋置屏蔽以便使埋置屏蔽保持在源电极电位下。
【附图说明】
[0015]图1A至图1J示出用于制作埋置屏蔽层连接到源极电位的屏蔽超结垂直JFET的示例性工艺，其中图1J示出最终器件结构的示例性实施例。
[0016]图2A至图2K示出用于制作埋置屏蔽层连接到源极电位的屏蔽超结沟槽垂直JFET的示例性工艺，其中图2K示出最终器件结构的示例性实施例。
[0017]图3示出用于实现屏蔽超结沟槽垂直JFET的示例性布局技术。
[0018]图4示出用于实现屏蔽超结垂直JFET的示例性布局技术。
【具体实施方式】
[0019]通过参考结合附图和例子所作的以下详细描述，可以更容易地理解本公开，这些附图和例子形成本公开的一部分。应当理解，本公开不限于本文描述和/或示出的具体器件、方法、应用、条件或参数，并且本文所用的术语只是为了通过举例来描述特定实施例，而不旨在限制受权利要求书保护的实施例。另外，如在包括所附权利要求的说明书中使用，单数形式“一个”、“一种”和“所述”包括复数形式，提及特定数值包括至少该特定值，除非上下文明确指出并非如此。本文所用的术语“多个”意指不止一个。当表述值的范围时，另一个实施例包括从一个特定值和/或到另一个特定值。相似地，当通过使用先行词“约”而将值表述为近似值时，应当理解该特定值形成另一个实施例。所有范围包括端值并且可以组入口 ο
[0020]应当理解，本文中出于清楚起见而在单独实施例的上下文中描述的本公开的某些特征还可在单个实施例中组合提供。相反地，出于简洁起见而在单个实施例的上下文中描述的本公开的多种特征还可单独地或以任何子组合提供。另外，以范围陈述的值包括所述范围内的每一个值。
[0021]在示例性实施例中，描述内容可示出η-沟道VJFET的形成。然而，应当理解，η区和P区的掺