杂极性可以颠倒从而实现P-沟道VJFET。所选的掺杂水平可取决于(例如)器件电压额定值、超结区和JFET区的密度、屏蔽区和JFET区的夹断电压设计等。1200V JFET的例子仅用于说明性目的，而不应被解释为限制本文所附的任何权利要求的范围。
[0022]应当理解，可参考第一方向、第二方向和第三方向(诸如，侧向“Α”、垂直于侧向“Α”的纵向“L”，以及垂直于纵向“L”的横向“Τ”)来理解各种实施例。纵向L和侧向A如图所示水平延伸，而横向T竖直延伸，但应当理解，这些方向可依据(例如)JFET结构的取向而变化。还应当理解，第一方向可称为侧向。还应当理解，第二方向可称为纵向。还应当理解，第三方向可称为横向。
[0023]在本发明公开的示例性实施例中，第一导电类型和第二导电类型可分别指P-型和η-型或分别指η-型和ρ-型。应当理解，本文所描述的示例性系统可含有包含一个或多个第一导电类型的层和第二导电类型的层的区域。这些层又可包含第一导电类型的区和第二导电类型的区。各个层可为基本上平坦的，并且以侧向A和纵向L两者延伸。例如，每个层可具有基本上平坦的上表面和下表面，所述表面由沿着横向T延伸的厚度分开。层内的各个区可具有与该层相同或相似的厚度，并且沿着相应层的基本上平坦的上表面和下表面的全部或部分延伸。
[0024]在本公开的示例性实施例中，第一导电类型和第二导电类型可分别指P-型和η-型或分别指η-型和ρ-型。
[0025]图1A至图1J示出屏蔽超结垂直JFET的示例性实施例。图1J示出具有构建在N+衬底100之上的一个或多个缓冲层101的示例性最终器件结构。应当理解，缓冲区101的缓冲层还可称为N-缓冲层或简称为缓冲层。所述一个或多个缓冲层101可被4度偏切(针对4H-SiC)。沿着横向T，缓冲层101之后依次是电荷平衡超结区域189、屏蔽区域112和JFET区域178。
[0026]超结区段189可包括一个或多个N外延层102和107。N外延层102可设置在缓冲区101的一个或多个缓冲层上，其后依次是层107的区域189、层107的区域112和/或层107的区域178中的一者或多者。应当理解，N外延区的N外延层还可称为外延层或N印i层。电荷平衡超结区域189可包括沿着纵向L以交替模式设置的掺杂η-柱108和P-柱109。N-柱108和η-柱109可在层102和107之一者或多者中分别从各个η-区104和ρ-区105形成。应当理解，电荷平衡超结区域189还可称为超结电荷平衡区、电荷平衡超结层或超结区。应当理解，η-柱108还可称为η-区108。应当理解，ρ-柱109还可称为P-区 109 ο
[0027]屏蔽区域112可包括一个或多个层，其中每个层可包括沿着纵向L以交替模式设置的P-屏蔽区112a和η-屏蔽区114。在一个实施例中，各个ρ_柱109之一者或多者的第一组可与相应的P-屏蔽区112a完全或部分地对准，而η-柱108之一者或多者的第二组可与单个η-屏蔽区114完全或部分地对准。应当理解，屏蔽区域112还可称为埋置屏蔽或屏蔽区域112的屏蔽层。
[0028]JFET区域178可包括沿着纵向L以交替模式设置的ρ_柱118和119以及η_柱117。JFET区域178可包括一个或多个层。P-柱118、119和η-柱117可在包括JFET区域178的层之一者或多者中分别从各个η-区和ρ-区形成。ρ-屏蔽区112a可由ρ-链路区113a连接到JFET区域的p_柱119，该ρ-柱119将ρ-屏蔽区域112电连接到沿着横向T设置在JFET区域178上方的源电极126。ρ-柱119可处于源极电位下，并且可因此与栅极P-柱118隔离。JFET区域178的ρ-柱118、119和η-柱117还可分别通过在JFET区域178的层中注入η型区和ρ型区来形成。应当理解，JFET区域178还可称为JFET区、顶表面JFET区域或JFET沟道区。另外，可以理解，包括超结区域189和屏蔽区域112、ρ-链路区域113以及JFET区域178的层中的以上η-型注入物和ρ-型注入物可位于屏蔽超结垂直JFET的活动区域116内。活动区域116可被理解为沿着纵向L和侧向A延伸的区域，包括超结区域189和屏蔽区域112、链路区域113和JFET区域178的层中的η-型注入物和P-型注入物位于其中。活动区域116可由终端区域115围绕。应当理解，活动区域116还可称为活动单元区域116。
[0029]图1A示出示例性起始晶片。起始晶片可包括重掺杂η+衬底100，在4H_SiC中其可被偏切以改进后续外延生长，之后是用于减少epi缺陷的缓冲层101的N-缓冲层。应当理解，epi还可称为外延。如果需要，N epi层102借助均匀或分级的n_型掺杂进行生长。这些层可支持小部分的器件反向阻断电压并且用以使得最终器件在雪崩击穿方面更稳健，同时改进内置屏蔽-漏极二极管的反向恢复。将注入第一超结区的epi层102的顶端部分可以(例如)轻掺杂，类似于下一个印i层107。应当理解，下一个印i层107还可称为下一个外延层107。
[0030]图1B示出在超结区域189中注入η-区104。在晶片上生成蚀刻对准标记之后，可施加光致抗蚀剂掩模103，如图1B所示，并且可注入超结区域189的第一层中的第一 η-区104。例如，可在层102或107之一者中注入η-区104的第一层。在一个示例性实施例中，将光致抗蚀剂掩模103对准到生成的蚀刻对准标记，然后执行η-区104的注入。在注入之后，移除光致抗蚀剂掩模103材料。注入的η-区104中每一者可为基本上平坦的，并且沿着纵向L和侧向A延伸，其中宽度沿着纵向延伸而厚度沿着第三方向延伸。连续的η-区104可沿着纵向L以一定距离彼此间隔开。应当理解，η-区104还可称为注入的η-区。
[0031]图1C示出在超结区域189中注入ρ-区105。如图1C所示，施加另一个光致抗蚀剂掩模106，使其对准到蚀刻对准标记并且如图所示沿着纵向L与先前的掩模错开，以将P-区105注入到超结区域189的这个第一超结层中。例如，可在层102或107之一者中注入P-区105的第一层。根据图1C所描绘的实施例，ρ-区105被注入到第一超结层中连续的η-区104之间的空间中。P-区105可为基本上平坦的，并且沿着纵向L和侧向A延伸，其中宽度沿着纵向延伸而厚度沿着第三方向延伸。然后移除光致抗蚀剂掩模106。
[0032]下一个任务是对注入物进行退火处理以制备用于外延层生长的表面，这可使用诸如通过基本上烧尽所有溶剂来使晶片表面上的光致抗蚀剂膜石墨化、形成碳覆盖层等技术来完成。然后可在诸如1300C至2000C的温度下使注入物活化，以实现充分活化而不使SiC表面过度降解。例如，还可使用激光退火来实现类似结果。可在高温下执行注入以实现更好的最终活化。图1B和图1C中所示的掩模可用可耐受诸如在600C至1200C范围内的温度的图案化氧化物或金属来替换。
[0033]η-柱104和ρ-柱105的注入电荷可被设计为彼此大致平衡以及获得活化电荷。活化电荷可在例如3e12cm2至2e13cm2的范围内。活化电荷可在足够的操作范围内实现所需的导通电阻降低。用于超结区域189的层的本底印i层的掺杂可以(例如)比η-柱104的注入后掺杂水平轻至少5倍或更低，从而不会显著影响η-柱104中的净电荷。
[0034]图1D示出用于生长轻掺杂的下一个外延层107的示例性方法。可将先前的示例性方法中的注入物放置在顶表面的足够下方。根据处理具有小开口的厚掩模的技术能力，这可通过选择诸如在大于10KeV至几个MeV的值范围内的注入能量等来执行。在epi生长之前，可能有必要蚀刻顶表面的一部分以在轻掺杂的下一个epi层107中实现良好的结晶质量。在这个步骤期间，来自注入区的η-掺杂剂和ρ-掺杂剂的损耗可减到最小，并且η-掺杂剂和P-掺杂剂的注入轮廓可以匹配，使得各自的损耗量相等，从而保持电荷平衡。
[0035]图1E示出形成超结区域189的另一个超结层的示例性方法。图1E示出一个示例性实施例，其中采用类似于上方图1B和IC中所示的方法，在轻掺杂的下一个外延层107中注入后续的P-区105和η-区104。如图1E中进一步示出，可再次施加相同的η-柱和ρ-柱掩模，以形成沿横向位于外延层102上方的超结区域189的下一个超结层。超结区域189中的连续层中的η-区104和ρ-区105可沿着横向T彼此完全或部分地对准，并且开始形成彼此电荷平衡的邻接η-柱108和邻接ρ-柱109。该工艺可重复几次以从多个层107形成超结区域189，所述多个层107含有在横向上对准以形成η-柱108和ρ-柱109的ρ-区105和η-区104。例如，η-柱108和ρ-柱109可通过对准到超结区域189中每个层的相同蚀刻对准部件来彼此对准。应当理解，η-柱还可称为η-区。应当理解，ρ-柱还可称为P-区。由于击穿电压随超结区域189的总高度成比例变化，所以针对电压较高的器件可采用更多数目的层，而针对电压较低的器件可采用更少数目的层。超结η-柱108和ρ-柱109的较密间距会使得每单位面积的导电沟道更多，从而导致导通电阻更低。这还可导致耐受η-柱108和ρ-柱109的电荷不平衡的操作范围更小。为了实现雪崩稳定性，可能有必要对η-柱108和ρ-柱109的掺杂进行分级，其中ρ_柱在顶部的掺杂水平稍高，或者η-柱在底部附近的掺杂水平较高。这种有意为之的轻微电荷不平衡可塑造电场轮廓，以使得器件击穿随着雪崩击穿中的电流密度而增加，从而使器件稳定，并且还增加器件对工艺变化引起的电荷变化的耐受性。在示例性实施例中，柱108和109的间距可指沿着纵向L的连续η-柱108或连续ρ-柱109之间的距离中的至少一者。
[0036]由于η-柱108和ρ-柱109电荷需要高精度，可使用双重注入方法。用于将外延掺杂精确地控制为(例如)超过5%的方法可使得能够使用epi层本底作为η-柱掺杂，并且只注入P-区。该方法还可包括将P-注入增加到足够高的值以便反掺杂η-注入物并且将材料转变为具有恰当净P-电荷的P-型。
[0037]图1F示出沿着横向T在超结区域189之上形成屏蔽区域112中的屏蔽层。如图1F所示，在构建超结区域189之后，可形成屏蔽区域112的一个或多个屏蔽层。如图1F所示，可在超结区之上生长轻掺杂层110，并且通过(例如)掩模进行注入以生成P-屏蔽区H2a，并且再次通过另一个掩模进行注入以在ρ-屏蔽区112a之间生成η-屏蔽区114。应当理解，η-屏蔽区114还可称为η-注入物114，并且ρ-屏蔽区112a可称为ρ-注入物112a。可运用掩模形成、掺杂剂活化和外延再生长等方法，并且可对超结区域189中使用的相同蚀刻对准标记执行对准。可在若干层之后重新蚀刻对准标记，使得它们足够清晰以便光刻工具能够感应到。因此，应当理解，每个P-屏蔽区112a可沿着纵向L与相应的ρ-柱109完全或部分地对准，并且每个η-屏蔽区114可沿着纵向L与相应的η-柱108完全或部分地对准。在图1F所描绘的实施例中，每个ρ-屏蔽区112a与相应的ρ-柱109完全对准，并且每个η-屏蔽区114与相应的η-柱108完全对准。因此，应当理解，ρ_屏蔽区112a和η-屏蔽区114具有与超结区域178中的相关柱相同的间距。在另一个实施例中，屏蔽区112的一个或多个屏蔽层可沿着横向T连续设置以形成屏蔽区域112。
[0038]屏蔽区域112的屏蔽层不需要电荷平衡。ρ-屏蔽区112a可比ρ-区109更重地掺杂以降低屏蔽区112的电阻。η-区114的掺杂还可被设计以将反向偏压下的夹断电压调节为(例如)在30V至200V的范围内的所需值。
[0039]如图1F中进一步示出，链路区域113可沿着横向T在屏蔽区域112之上形成。链路区域113可包括一个或多个链路层。例如，链路区域113的链路层可在设置于屏蔽区域112的屏蔽层上方的后续轻掺杂epi层111中形成。用于该层的P-柱掩模在大部分活动区域116中阻断P-注入，并且在选