屏蔽拾取P-柱同心。源极金属可在必要时围绕栅极垫延伸以在所有四侧连接到屏蔽拾取柱。图4还可示出示例性晶粒边缘406。在一个实施例中，(1)ρ-柱118可为栅极P-柱402的例子；(2) η-柱117可为η-柱403的例子，并且可连接到栅极垫401 ;(3)ρ-柱119可为P-屏蔽拾取404的例子；并且(4)位于P-柱119与P-柱118之间的η-柱117可为η-柱407的例子。
[0070]根据以上说明和所有附图，屏蔽超结JFET的实施例及其制作方法的实施例可包括:超结电荷平衡区域(189)，该超结电荷平衡区域(189)包括第一导电类型的注入区(η-型注入物柱108)和第二导电类型的注入区(P-型注入物柱109)。JFET还可包括:埋置屏蔽(112)，其沿着第一方向设置在超结电荷平衡区域(189)上方，该埋置屏蔽(112)区域包括第一导电类型的区(η-注入物112a)和第二导电类型的区(p-注入物112b);链路区域(113)，该链路区域(113)沿着第一方向设置在超结电荷平衡区域(189)和埋置屏蔽(112)上方，该链路区域(113)包括第一导电类型的区(η-沟道注入物113a)和第二导电类型的区(P-栅极注入物113b) JFET区域(178)，该JFET区域沿着第一方向设置在超结电荷平衡区域(189)和埋置屏蔽(112)上方，该JFET区域包括第一导电类型的区(η-型柱117)和第二导电类型的区(P-柱118和119);源电极(126)，该源电极(126)沿着第一方向设置在超结电荷平衡区、埋置屏蔽(112)和JFET区域(178)上方；以及电链路，其包括:(I)链路区域(113)的至少一个第二导电类型的区(P-型113a)，其电连接到埋置屏蔽(112)的至少一个第二导电类型的区(P-注入物112a)并且沿着第一方向与埋置屏蔽(112)的至少一个第二导电类型的区(P-注入物112a)至少部分地对准；(2) JFET区域(178)的至少一个第二导电类型的区(P-栅极注入物119)，其电连接到链路区域(113)的至少一个第二导电类型的区(P-型注入物112a)和源电极(126)，该JFET区域(178)的至少一个第二导电类型的区(P-栅极注入物119)沿着第一方向与链路区域(113)的至少一个第二导电类型的区(P-型注入物113a)至少部分地对准，其中电链路将源电极(126)电连接到埋置屏蔽(112)以便使埋置屏蔽(112)保持在源电极(126)电位下。
[0071]JFET及其制作方法的实施例还可包括多个第一导电类型的平面层，所述多个第一导电类型的平面层中的每一个:(I)以垂直于第一方向的第二方向和垂直于第一和第二方向的第三方向延伸，(2)具有以第一方向延伸的厚度，并且(3)所述多个层具有各自的第一导电类型的原始掺杂浓度(N3)。超结电荷平衡区域可包括多个平面层中的第一组层，该第一组层包括一个或多个层，该第一组层包括沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的第一组注入区(η-注入物108)和第二导电类型的第一组注入区(P-注入物109)，该第一组注入区的第一导电类型(η-型)的注入区具有第一掺杂浓度(Ν2)，并且该第一组注入区的第二导电类型(P-型)的注入区具有第二掺杂浓度(NI)，第一掺杂浓度和第二掺杂浓度在超结电荷平衡区域中造成电荷平衡；埋置屏蔽(112)可包括多个平面层中的第二组层，该第二组层包括一个或多个层，该第二组层包括沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的第二组注入区(112a)和第二导电类型的第二组注入区(112b)，该第二组注入区的第一导电类型的注入区(112a)具有第三掺杂浓度(N5)，并且该第二组注入区的第二导电类型的注入区(112b)具有第四掺杂浓度(N4)。第一组第二导电类型的注入区(109)和第二组第二导电类型的注入区(112b)可沿着第一方向彼此至少部分地对准。链路区域(113)可包括多个平面层中的第三组层，该第三组层包括一个或多个层，该第三组层包括沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的第三组注入区(113a)和第二导电类型的第三组注入区(113b)，该第三组注入区的第一导电类型的注入区(113a)具有第五掺杂浓度(N7)，并且该第三组注入区的第二导电类型的注入区(113b)具有第六掺杂浓度(N6)。JFET区域可包括多个平面层中的第四组层，该第四组层包括一个或多个层，该第四组层包括沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的第四组注入区(117)和第二导电类型的第四组注入区(118和119)，该第四组注入区的第一导电类型的注入区(117)具有第七掺杂浓度(N9)，并且第四组注入区的第二导电类型的注入区(118和119)具有第八掺杂浓度(N8)。
[0072]在JFET及其制作方法的实施例中，第一掺杂浓度(N2)和第七掺杂浓度(N9)大于原始掺杂浓度(N3);第一掺杂浓度(N2)不同于第七掺杂浓度(N9);第四掺杂浓度(N4)、第六掺杂浓度(N6)和第八掺杂浓度(N8)大于第二掺杂浓度(NI);并且第四掺杂浓度(N4)、第六掺杂浓度(N6)和第八掺杂浓度(N8)彼此不同。
[0073]在JFET的实施例和制作该JFET的实施例中，第一掺杂浓度(N2)和第七掺杂浓度(N9)大于原始掺杂浓度(N3);第一掺杂浓度(N2)等于第七掺杂浓度(N9);第四掺杂浓度(N4)、第六掺杂浓度(N6)和第八掺杂浓度(N8)大于第二掺杂浓度(NI);并且第四掺杂浓度(N4)、第六掺杂浓度(N6)和第八掺杂浓度(N8)彼此相等。
[0074]在JFET的实施例及制作该JFET的实施例中，电链路(113)的至少一个第二导电类型的区(119)被JFET区域(178)的第一导电类型的第一区(117和407)与JFET区域(178)的第二导电类型的第二区(118)分开，第一导电类型的第一区(117和407)沿着第二方向和第三方向围绕JFET区域(178)的第二导电类型的第二区(118)。
[0075]在JFET及其制作方法的实施例中，超结电荷平衡区域中的第一导电类型的连续区域(108)沿着第二方向间隔开，并且被(I)第二导电类型的单个区域(109)和(2)第一间距分开；并且JFET区域中的第一导电类型的连续区域(117)沿着第二方向间隔开，并且被⑴第二导电类型的单个区域(118)和(2)第二间距分开。第一间距与第二间距不同。
[0076]在本发明及其制作方法的实施例中，超结电荷平衡区域中的第一导电类型的连续区域(108)沿着垂直于第一方向的第四方向彼此间隔开；并且JFET区域中的第一导电类型的连续区域(117)沿着第五方向彼此间隔开。第四方向垂直于第五方向和第一方向。
[0077]在JFET及其制作方法的实施例中，JFET区域在第一电压夹断，超结电荷平衡区域在第二电压夹断，并且第一电压小于第二电压。
[0078]根据以上说明和所有附图，开槽屏蔽超结JFET的实施例及其制作方法的实施例可包括:超结电荷平衡区域(289)，该超结电荷平衡区域包括第一导电类型的注入区(204和208)和第二导电类型的注入区(205和209);埋置屏蔽(210)，其沿着第一方向设置在超结电荷平衡区域(289)上方，埋置屏蔽(210)包括第一导电类型的区(210b)和第二导电类型的区(210a);沟道区域(211)，该沟道区域沿着第一方向设置在超结电荷平衡区域(289)和埋置屏蔽210的上方，并且该沟道区域包括:(I)至少一个第一导电类型的沟道层，该沟道层具有沿着第一方向部分地延伸穿过该沟道层的至少第一沟槽(217b)和第二沟槽(217a)，其中第一沟槽相比第二沟槽沿着第一方向延伸得更远；(2)第二导电类型的第一区(218b)，其沿着第一方向设置在沟道层中第一沟槽与埋置屏蔽(210)之间并且沿着第一方向与第一沟槽至少部分地对准；以及(3)第二导电类型的第二区(218a)，其沿着第一方向设置在沟道层中第二沟槽与埋置屏蔽(210)之间并且沿着第一方向与第二沟槽至少部分地对准；源电极225，该源电极225沿着第一方向设置在超结电荷平衡区、埋置屏蔽和沟道区域211上方；以及电链路(215)，其包括:(1)第二导电类型的第一区(218b)，其电连接到埋置屏蔽(210)的至少一个第二导电类型的区(210a)并且沿着第一方向与埋置屏蔽(210)的至少一个第二导电类型的区(210a)至少部分地对准；以及(2)导电桥227，该导电桥至少部分地设置在第一沟槽中并且在第二导电类型的第一区(218b)与源电极(225)之间延伸，电链路将源电极(225)电连接到埋置屏蔽(210)，以便使埋置屏蔽(210)保持在源电极(225)电位。
[0079]在开槽和屏蔽超结JFET及其制作方法的实施例中，包括第一导电类型的多个平面层，并且第一导电类型的多个平面层中的每一个(I)在垂直于第一方向的第二方向以及垂直于第一方向和第二方向的第三方向上延伸，(2)具有在第一方向上延伸的厚度，并且
(3)这多个层具有第一导电类型的相应原始掺杂浓度(N23)。超结电荷平衡区域(289)包括多个平面层中的第一组层，第一组层包括一个或多个层，并且第一组层包括第一组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的注入区(204和208)和第二导电类型的注入区(205和209)，其中第一组注入区的第一导电类型的注入区(204和208)具有第一掺杂浓度(N22)，并且第一组注入区的第二导电类型的注入区(205和209)具有第二掺杂浓度(N21)，而且第一掺杂浓度和第二掺杂浓度导致超结电荷平衡区中的电荷平衡。埋置屏蔽210包括多个平面层中的第二组层，第二组层包括一个或多个层，并且第二组层包括第二组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的注入区(210b)和第二导电类型的注入区(210a)，第二组注入区的第一导电类型的注入区(210b)具有第三掺杂浓度(N25)，并且第二组注入区的第二导电类型的注入区(210a)具有第四掺杂浓度(N24);其中第一组和第二组的第二导电类型的注入区沿着第一方向对准。沟道区域包括第三组层，第三组层包括具有第五掺杂浓度(N27)的第一导电类型的至少一个沟道层(217b)，第三组注入区的第二导电类型的第一注入区和第二注入区(217a)具有第六掺杂浓度(N26)。
[0080]在开槽和屏蔽超结JFET及其制作方法的实施例中，第一掺杂浓度(N22)和第六掺杂浓度(N26)大于原始掺杂浓度(N23)，第一掺杂浓度(N22)与第六掺杂浓度(N26)不同；第四掺杂浓度(N24)和第六掺杂浓度(N26)大于第二掺杂浓度(N21);第四掺杂浓度(N24)和第六掺杂浓度(N26)彼此不同。
[0081 ] 在开槽和屏蔽超结JFET及其制作方法的实施例中，第一掺杂浓度(N22)和第六掺杂浓度(N26)大于原始掺杂浓度(N23)，第一掺杂浓度(N22)与第六掺杂浓度(N26)不同；第四掺杂浓度(N24)和第六掺杂浓度(N26)大于第二掺杂浓度(N21);第四掺杂浓度(N24)和第六掺杂浓度(N26)彼此相等。
[0082]在开槽屏蔽超结JFET及其制作方法的实施例中，超结沟槽JFET还包括:将沟道区域(211)的第二导电类型的第一区(218b)与沟道区域(211)的第二导电类型的第二区(218a)分开的台面，该台面沿着第二方向和第三方向围绕沟道区域(211)的第二导电类型的第二区(218a) ο
[0083]在开槽屏蔽超结JFET及其制作方法的实施例中，沿着第二方向的超结电荷平衡区域中的第一导电类型的连续区域(204和209)并且被(I)第二导电类型的单个区域(205和209)和(2)第一间距分开；沿着第二方向的沟道区域的第二沟槽和第三沟槽被(I)单个台面和(2)第二间距分开，并且第一间距与第二间距不同。
[0084]在开槽屏蔽超结JFET及其制作方法的实施例中，超结电荷平衡区域中的第一导电类型的连续区域(204和209)沿着第四方向彼此间隔开；沟道