定位置允许P-注入，在所述选定位置中屏蔽区域112将被连接到源极(如结合后续图示所描述)，该源极被描绘为P-链路区113a。例如，如图1F所示，依据终端设计，还可允许P-注入物进入终端区115中。在epi层111中的P-注入区113a之间生成η-注入区113b可使用活动区域中一个或多个不同大小的一个或多个开口来执行，并且可使用与η-屏蔽区114和超结电荷平衡区189不同的掺杂水平。例如，如图1F所描绘，尽管掩模在大部分活动区域116中阻断了被阻止的P-链路区113a，但大部分活动区域被η-注入区113b占据。例如，链路区域113中的单个η-注入区域113b可设置在屏蔽区域112的两个或更多个ρ-屏蔽区112a和η-屏蔽区114上方。例如，在图1F中，链路区域113中的单个η-注入区域113b可设置在屏蔽区域112的九个p_屏蔽区112a和η-屏蔽区114上方。
[0040]Epi层111可被重掺杂以协助电流从JFET区域178中的JFET沟道扩散到超结电荷平衡区189，尤其是在表面JFET沟道被设置为正交于次表面屏蔽超结区域189的设计中。因此，如图1F所描绘，只要η-区113b被耗尽，器件阻断电压就不会因该层的重掺杂而降低。该层中的电荷还可确保在JFET区域178的栅极与连接到源极的屏蔽区域112之间避免“穿通”。
[0041]图1G示出如何使用epi生长、p_掩蔽注入和n_掩蔽注入以及活化序列来在JFET区域178中形成JFET沟道的示例性方法。图1G示出用于JFET栅极和沟道区的生长和注入序列的示例性方法。各个P-栅极注入物118可包括在JFET区178的连续层中注入并且沿着横向T与另一个完全或部分地对准的ρ区。各个η-沟道注入物117可包括在JFET区178的连续层中注入并且沿着横向T与另一个完全或部分地对准的η区。ρ-栅极注入物118可被明显更重地掺杂，并且η-沟道注入物117可针对JFET的目标夹断电压而设计。通过掩蔽注入获得的准确电荷控制可允许将JFET夹断电压精确控制在例如针对常关器件在+IV至+2V的范围内以及针对SiC常开器件在-3V至-20V的范围内。通过使沿着纵向L延伸的具有重掺杂小宽度的P-区118和η-区117变窄，可促进沟道电阻最小化。密集的间距使得每单位面积堆积更多沟道，从而可降低有效沟道电阻。在示例性实施例中，形成栅极柱的相同注入物还形成从屏蔽区域112的屏蔽层或链路区域113的链路层到源电极126的连接，即P-链路柱119。该P-柱119通过布局与栅极ρ-柱隔离并且短接到源电极126。在示例性实施例中，柱117和118的间距可指沿着纵向L的连续η-柱117或连续ρ-柱118之间的距离中的至少一者。例如，如图1G所描绘，JFET区域178内的η-区117和ρ-区118的间距可比超结区域189的间距短。
[0042]图1H示出用于形成要在其中形成栅极触点和源极触点的重掺杂表面区的一种方法。图1H示出表面注入物形成触点的示例性方法。掩蔽η+注入120之后是掩蔽ρ+注入121。针对栅极触点区域的ρ+注入未在图1H中示出，但其可在侧向上与η+触点错开。栅极和屏蔽拾取使用掩蔽P+注入121，而源极区使用单独掩蔽的η+注入120。应当理解，P+注入121还可称为ρ+触点注入。应当理解，η+注入120还可称为η+触点注入。这些注入物可被一起活化，并且在实施过程中，η+区和ρ+区的布局可以交错形成平面以增大栅极-源极击穿电压。P+区还可在若干垂直SiC蚀刻之后形成，以在η+源极与ρ+栅极之间形成一定的偏移，从而得到较高的栅极-源极击穿。
[0043]图1I示出使电介质沉积并且图案化的示例性方法。图1I示出用于P-栅极区、P-链路区和η-源极区的硅化的氧化物沉积图案化。图1I还示出背侧金属的沉积和触点的形成。开口接触活动区域中每个地方的源极η+区、通常在栅极垫和栅极总线位置处的栅极拾取区域的P+栅极开口，以及屏蔽接触位置中的屏蔽拾取P+-区。如图1I所示，可看到屏蔽和源极触点122，但未看到栅极触点，因为它们通常处于活动区域116外围沿着与纵向L正交的侧向A错开的单独位置。可对诸如镍(Ni)等触点金属124进行沉积并且在例如600C至750C的温度下进行退火以形成欧姆触点。可通过一些方法，诸如对在(例如)900C至IlOOC范围内的温度下退火的硅化物区进行湿法蚀刻等，从氧化物区移除诸如Ni等过量材料，以降低接触电阻。为了进一步改进ρ+区的接触电阻，可以(例如)运用一种包含两个步骤的技术，即首先在较高温度下对源极触点进行退火，然后在较低温度下对使用相同或不同金属的栅极触点进行退火。可使用相同退火方法同时形成背侧欧姆触点123，这可通过在退火之前采用研磨或蚀刻方法从晶片背侧移除电介质、沉积AL-Ni或类似的背垫金属来完成。应当理解，背侧欧姆触点123还可称为触点硅化物123。
[0044]图1J示出沉积正面和背面厚覆盖金属的示例性方法。图1J示出示例性覆盖金属的正侧图案。图1J还进一步不出BCB或聚酸亚胺图案和背侧覆盖金属。正面和背面厚覆盖金属可提供可焊性背侧表面和可引线接合或可焊性顶表面。顶表面金属126被图案化以将栅极区与源极区126分开。有可能隔离屏蔽拾取区(例如，P-柱119)，其可被呈现为单独的电极。然后可使用诸如BCB 128 (如图1J中所示)等技术来钝化顶表面，以覆盖终端区域115和栅极与源极之间的区。另外在图1J中，漏极金属125(例如，漏极电极)在背侧欧姆触点123上方形成。
[0045]如图1J中进一步示出，对各种区掺杂水平的选择可以不同的设计决策为依据。N外延区102的N epi层可被设计为单个层或者分级或阶形轮廓，越靠近超结区域189的超结层，N epi层越轻。例如，至少N外延区102的N epi层的最顶部区和层107的掺杂水平(称为“N3”)可以(例如)比超结区域189的η-区104和η-柱108的掺杂水平(称为“Ν2”)轻5至1000倍。这允许η-电荷完全由注入控制。超结区的掺杂被选择为使得超结区域189的ρ-区105和ρ-柱109的掺杂(称为“NI”)与η-区104和η-柱108的掺杂水平Ν2保持电荷平衡，从而使得两侧在反向偏压下耗尽并且支持击中断态电压。在屏蔽区域112的屏蔽层中，ρ-区112a可具有某一掺杂水平(称为“N4”)以使得ρ-区112a的掺杂水平N4大于掺杂水平NI。屏蔽区可不被设计为耗尽其本身，而是使得η-区114在目标电压下耗尽，该目标电压可不同于超结区耗尽时所处的电压。因而，屏蔽区域112的屏蔽层中的η-区114的掺杂(称为“Ν5”)将不同于超结区域189的超结层中的掺杂水平Ν2104、108。如果掺杂水平Ν5被选择为允许其在足够低的电压下“夹断”，则可使链路层中的η-区域113b的掺杂(称为“N7”)较重而没有击穿损失。掺杂水平N5 114可被设计为在例如100V下耗尽。掺杂水平N4 112a和N5 114区的宽度在与相关掺杂组合时形成电荷平衡区域189。可选择较高的掺杂水平N7 113b，例如高于掺杂水平N2 104、108，以降低电流扩散电阻并且防止栅极与屏蔽P-区之间的“穿通”。链路区113a的ρ-区113a的ρ-掺杂(称为“Ν6”)可不同于屏蔽P-区112a的掺杂水平Ν4，并且可被调整以增加或降低屏蔽至源极电阻。链路区域113的ρ-掺杂水平N6 113a可大于掺杂水平NI。链路ρ-区113a的P-掺杂N6可等于屏蔽区域112的屏蔽层的掺杂水平N4 112a。栅极区118的掺杂水平(称为“N8”)可同样不同于超结ρ-区105和柱109的掺杂水平NI或屏蔽ρ_区112a的掺杂水平N4。栅极区118的掺杂水平N8可大于超结P-区105和ρ-柱109的掺杂NI，并且等于P-区113a的ρ-掺杂的掺杂水平N6和ρ-区112a的掺杂N4。形成沟道的η-区117的掺杂Ν9具有沿着纵向L延伸的宽度和基于常开或常关行为及目标“夹断”电压来设计的掺杂水平，并且因此将不同于其他η-区掺杂，例如掺杂水平Ν2、Ν5和Ν7，如图1J所示。形成沟道堆叠的各个层可具有不同的掺杂水平以生成分级或阶形轮廓。
[0046]这种JFET形成方法可采用或可不采用任何深沟槽蚀刻，并且可主要是掩蔽注入、epi生长和活化步骤等的汇集，之后是诸如电介质沉积、触点形成、金属图案化和钝化等方法。其可易于运用到硅或II1-V晶片处理纵列。由于晶片表面在大多数epi再生步骤中保持平坦，因此可用细线光刻形成密集图案以实现出色性能。
[0047]如图1J所示，屏蔽区域112的ρ-区112a可通过一些电阻(包括屏蔽区域112的P-区112a、链路区域113的ρ-区113a和ρ-柱119的电阻)在位置127处电连接到源极金属126。应当理解，将屏蔽区域112在位置127处连接到源极金属126的区还可称为屏蔽短接到源极所在的位置。该电阻看起来与超结层和屏蔽层的漏极-源极电容串联。因此，其可用以(例如)在器件关断期间过快的情况下缓冲器件的关断速度。设计者可通过工艺和布局来调整该电阻以实现所需效果。过量电阻可致使屏蔽区开始跟踪漏极电位，然后器件可具有较高的有效Cgd，而这可能是不可取的。该电阻还可看起来与漏极-源极P-N 二极管串联。这在二极管需要传导电流时可能是不利的。在许多应用中，优选使用单独的反平行JBS 二极管。在此情况下，该电阻实际上有助于使JFET中的双极电流最小化，并且允许电流完全换向到JBS 二极管而不需要添加任何电路元件。
[0048]一旦区114被耗尽，屏蔽区域112可保护JFET区域178的顶表面以防电场随着漏极电压升高而进一步增大。这使得有可能减小JFET区域178的JFET沟道的长度而不损失阻断能力。较短的沟道(例如)可进一步降低器件电阻和输入电容。在示例性实施例中，尽管超结区189可被设计为在漏极-源极电压VDS的值(例如，200V)下完全耗尽，η-区114可被设计为在VDS的值(例如，100V)下耗尽，并且JFET区178的JFET沟道可被设计为在栅极-源极电压VGS的值(例如，小于1.5V，对于常关器件)下夹断。例如，在100V漏极偏压以上，表面JFET沟道电场可不随施加的漏极偏压而增加很多，从而可形成相比非屏蔽JFET而言沟道电阻降低的密集短沟道器件。
[0049]图1A至图1J中所示的器件结构和工艺可用于在不需要超结区域189的情况下通过省略含有超结区域189的层并且使用轻掺杂区支持击穿来形成屏蔽JFET。这种类型的器件可因JFET区域178的短屏蔽JFET沟道的沟道电阻降低、栅极-漏极电容Cgd更低和内置PN 二极管而受益，但可具有传统JFET的漂移区电阻。
[0050]对于不太关注频率的负载切换应用，可不需要屏蔽层和链路层，并且超结P-柱可直接连接到栅极P-柱。超结区在超结P和η柱耗尽所处的电压以上为上部JFET区提供屏蔽。这可允许沟道长度有一定减小而不妨碍阻断性能。器件可具有低导通电阻，但承受高Cgd，并且可因此在可耐受较低切换速度时以这种形式应用，并且可不需要内置PN反平行二极管。
[0051]有可能针对超结区域189、屏蔽区域112和JFET区178使用多种蜂窝布局，并且可混合几种不同的布局类型以实现目标性能。图1A至图1J示出条形布局，其中超结区域189的超结层在活动区域中使用条形柱，其与具有相同间距的屏蔽区域112的条形屏蔽层对接。在超结区域189的超结层上方，示出具有较小间距的较密集的JFET区域178。可在例如与下方超结区域189的屏蔽层和超结层正交的方向上(诸如，沿着与纵向L正交的侧向Α)布置JFET区域178。在使用条形时，可将屏蔽层布置为与超结区域189的超结层正交。或者，可对屏蔽区域112的屏蔽层使用正方形网格布局，而对超结区域189的超结层使用条形或正方形设计。可使用闭孔正方形、六边形、圆形几何形状等界定超结区189和屏蔽区112，并且将这与用于上方JFET的任何条形、正方形、六边形、圆形蜂窝布局等相结合。
[0052]图1J示出可运用于器件的边缘终端的技术。诸如与超结器件终端相关的技术，例如逐渐改变