相邻的柱之间的电荷平衡以允许浮动的P区和η区有效地耗尽，可运用于器件的边缘终端。还可仅使用超结区域189的超结层或使用超结区域189的超结层和屏蔽区域112的屏蔽层来形成完全埋置终端，这可帮助降低晶粒表面处的电场峰值并且改进可靠性。该终端可(例如)使用同心环的P-柱和η-柱来布置，其中电荷平衡渐进变化以确保终端区域内所有浮动的-P柱恰当耗尽。终端柱的宽度可被设计为使得在器件支持高反向电压时，电位逐渐分布到活动区域116与处于漏极电位下的终端区域115的最右边缘(如图中所描绘)之间的柱，从而避免可降低器件击穿电压的高电场区。可在活动单元与终端对接的活动区域116的边缘处加以注意，以避免失去电荷平衡并且承受低击穿的区。这些技术可涉及某种布局，以确保(例如)在终端中的第一 P-柱环之前的条形末端处打破规则活动单元模式的每个子区中的局部电荷平衡。
[0053]图2Α至图2J示出屏蔽超结垂直沟槽JFET的示例性实施例。图2Κ中所示的示例性结构得到如图1J中的相似类型的屏蔽超结JFET结构，其中屏蔽连接到源极电位226。然而，与图1J相反，图2Κ的JFET沟道211可(例如)在蚀刻沟槽217之间形成。栅极沟槽217a和屏蔽拾取沟槽217b具有不同深度，每一者分别包含侧壁栅极p_注入物218a和屏蔽拾取P-注入物218b。应当理解，连接到源极电位226的屏蔽还可称为屏蔽拾取区。应当理解，JFET沟道区域211还可称为沟道区。
[0054]如图2A中所示，工艺开始于如图1A中所示的实施例中的相同起始晶片结构。首先以一个或多个缓冲层201然后以印i层202覆盖N+衬底200。N外延区202的最顶端部分被非常轻地掺杂，并在其中执行超结η-注入和P-注入。图2Β至图2Ε遵循图1B至图1E所示的工艺，以构造具有交替的电荷平衡η-柱208和ρ-柱209的超结区域289。
[0055]图2Β示出通过诸如光致抗蚀剂掩模203等注入掩模进行的η_区204的第一注入。该方法得到注入的η-区204。这类似于结合图1B示出和描述的示例性工艺。
[0056]图2C示出通过诸如光致抗蚀剂掩模206等注入掩模进行的ρ-区205的第一注入。该方法得到注入的P-区205。这类似于结合图1C示出和描述的示例性工艺。
[0057]图2D示出下一个印i层207的生长。这类似于结合图1D示出和描述的示例性工
-H-
O
[0058]图2E示出η-区204和ρ-区205的下一对掩蔽注入。该方法得到注入的P-柱209和注入的η-柱208。这类似于结合图1B示出和描述的示例性工艺。
[0059]图2Ε示出包含ρ-注入物区210a和n_注入物区210b的屏蔽区域210的一个或多个屏蔽层的形成。形成屏蔽区域210的屏蔽层类似于结合图1F示出和描述的形成屏蔽区112的屏蔽层的示例性工艺。
[0060]图2F进一步示出一种示例性方法，其中在形成具有P-注入区210a和n_注入区210b的屏蔽层210之后，较厚的沟道η-印i层在屏蔽区域210的屏蔽层之上沿着横向T生长211，并且以重掺杂的η+源极接触层212覆盖。应当理解，ρ_注入区210a还可称为屏蔽P-注入层。应当理解，η-注入区210b还可称为屏蔽η-注入层。应当理解，沟道η-印i层211还可称为沟道印i层。应当理解，η+源极接触层212还可称为η+接触表面层、η+盖、η+或η+接触层。沟道epi层211可具有均匀或变化掺杂的轮廓，其中在靠近屏蔽层210的底部附近掺杂加重。η+表面接触层212可具有(例如)在0.25u至2u的值范围内的厚度。
[0061]图2G示出一种示例性方法，其中施加掩模并且从屏蔽接触区域215和从终端区域214蚀刻N+源极接触层212，从而仅在活动单元区域213中留下η+源极接触层212。活动区域213是最终形成JFET活动沟道所在之处，而终端区域214可不具有活动JFET沟道，而是具有在活动区域与晶粒边缘之间逐渐扩散漏极电位从而防止低击穿电压的浮动柱。区215是最后将向屏蔽层形成触点的所在之处。活动单元区域213与屏蔽接触区域215之间形成的偏移可使得单个沟槽蚀刻步骤能够稍后产生不同深度的沟槽，以分别形成屏蔽拾取和JFET栅极或沟道，如下文所描述。
[0062]图2Η示出一种示例性方法，其中在活动区域213上对硬掩模216进行图案化。硬掩模216可由诸如具有Ni覆盖层的氧化物等材料构成。接下来，使用(例如)适用于SiC的ICP等离子工具等，蚀刻一个或多个栅极沟槽217a和一个或多个屏蔽拾取沟槽217b。应当理解，栅极沟槽217a和屏蔽拾取沟槽217b可统称为沟槽217。沟槽217的蚀刻深度可被设计为穿透η+覆盖层212并且进入活动单元区域213中的沟道epi层211，但远离沟道epi层211下方的屏蔽层210。由于终端区域214和屏蔽接触区域215先前被蚀刻到某一深度以移除η+覆盖层212这一事实，屏蔽拾取沟槽217b的有效沟槽深度可比栅极沟槽217a的深度深出η+覆盖层212的厚度。应当理解，沿着纵向L在连续沟槽之间可以有台面，如图2Η所描绘。
[0063]图21示出应用光致抗蚀剂掩模219的一种示例性方法，其中首先垂直地注入然后使用倾斜离子束注入P-型掺杂剂(例如，铝)以为沟槽加衬，从而生成U形P-区:(I)沟槽217a中的栅极P-注入物218a和(2)沟槽217b中的屏蔽拾取ρ-注入物218b，其符合相应沟槽217的轮廓。应当理解，光致抗蚀剂掩模219还可称为光致抗蚀剂。垂直和倾斜离子注入形成栅极区218a、屏蔽拾取ρ-注入物218b和终端区域214中的防护环。应当理解，栅极区还可称为栅极P-注入物。屏蔽拾取P-注入物218b连接较深沟槽217b区域215中的屏蔽区域210的ρ-区210a。该屏蔽拾取ρ-注入物218b可通过布局与栅极沟槽隔离。
[0064]或者，可使用两个单独的掩模来生成进入沟槽217中的注入物，其中一个掩模对终端和屏蔽拾取区进行较深的垂直注入，但不在活动区域栅极沟槽中注入，另一个掩模用以实现较浅的注入以为活动区域栅极沟槽加衬。借助这些技术，可在JFET栅极的底部与屏蔽区域210的ρ-区210a的顶部之间维持足够的空间。这个区的“穿通”电压必须超过器件所需要的栅极-源极最大操作电压。在使用均匀沟道层的情况下，可通过在沟槽217底部处的栅极P-区218a下方执行掩蔽η-型注入来强化“穿通”电压。一旦进行了所有注入，就可剥去硬掩模216层，并且使用诸如上述石墨化和退火技术等技术来活化注入物。
[0065]图2J示出形成氧化物间隔层的示例性方法。如图2J所示，掩蔽氧化物技术可在终端上方保留氧化物。可施加第二掩模以从屏蔽拾取沟槽剥去间隔层氧化物。如图2J所示，在使用掩模保护终端区域的情况下，使用诸如RIE等技术各向异性地回蚀氧化物223，使得间隔层222形成于活动单元区域213中。应当理解，氧化物223还可称为终端氧化物223。应当理解，间隔层还可称为侧壁间隔层。氧化物223可留在终端区域214中。可施加另一个光致抗蚀剂掩模来保护所有氧化物，但允许从屏蔽接触沟槽217b选择性地对其进行湿法蚀刻。应当理解，屏蔽接触沟槽217b可位于屏蔽接触区域215b中。一旦剥去抗蚀剂，就可用诸如AL-N1、Ni等材料来沉积触点硅化金属。该工艺将使得能够向栅极区和源极区形成触点。RTA处理(例如)生成硅化物，其中金属接触碳化硅表面。可从氧化物表面湿法蚀刻去掉过量金属，并且可使用后续的较高温度退火来降低针对栅极区和源极区的欧姆接触电阻，从而在用于栅极触点221和源极触点220的区中留下硅化物并且将屏蔽触点连接到源极215。应当理解，源极触点220还可称为源极台面接触区。通过研磨或蚀刻去掉前面步骤留下的电介质，可制备背侧表面以供背垫金属沉积(例如，漏极覆盖层的形成)，背垫金属的沉积和退火与顶侧第二触点的退火一起完成，以产生针对漏极的欧姆触点，如图1J所不O
[0066]图2K示出应用诸如BPSG(硼磷硅玻璃)或BCB (苯并环丁烯)等平面化电介质的示例性方法。图1K示出示例性沟槽填充和平面化以及顶部覆盖层金属沉积和掩蔽蚀刻。可通过CMP(化学机械抛光)进行电介质回蚀或平面化，以暴露源极台面接触区220的顶部。然后使用掩模来蚀刻通孔以连接到栅极垫和栅极总线区域中的栅极接触区221。最后，可在正面和背面沉积覆盖层金属并且在正面对其进行图案化，以分开栅极区和源极区，从而完成器件。图2K还示出平面化电介质层224和源极225。应当理解，源极还可称为源电极。应当理解，电介质层224还可称为平面化电介质224。源极225通过屏蔽接触区域215连接到屏蔽层210。
[0067]如图2K中进一步示出，对各种区掺杂水平的选择可以不同的设计决策为依据。Nepi层202和207可被设计为单个层或者分级或阶形轮廓，越靠近超结区域289的超结层，Nepi层越轻。层202的顶端部分和整个层207可被非常轻地掺杂(该掺杂水平称为“N23”)，例如比超结η-区204和η-柱208的掺杂(称为“Ν22”)轻5至1000倍。这允许η-电荷完全由注入控制。超结区289的层的掺杂被选择为使得P-区205和柱209的掺杂水平(称为“Ν21”)与Ν22掺杂的η-区204和柱208保持电荷平衡，从而使得两侧在反向偏压下耗尽并且支持击中断态电压。在屏蔽层210中，P-区210a可具有掺杂水平(称为“Ν24”)以使得掺杂水平N24大于掺杂水平N21。屏蔽区域210的η-区210b可具有掺杂水平(称为“N25”)。屏蔽区域210可不被设计为耗尽其本身，而是使得屏蔽区域210的η-区域210b在目标电压下耗尽，该目标电压可不同于超结区289耗尽时所处的电压。因而，屏蔽层210中的η-区域210b的掺杂N25将不同于超结区域289的超结层中的η-区204和柱208的Ν22。如果区掺杂Ν25 210b被选择为允许屏蔽区210在足够低的电压下“夹断”，则可使沟道层的掺杂(称为“N27”)较重而没有击穿损失。掺杂N25 210b可被设计为在例如100V的值下耗尽。可选择较高的掺杂水平N27，例如大于掺杂水平N22，以降低电流扩散电阻并且防止栅极与屏蔽P-区之间的“穿通”。P-注入物218a和218b的P-掺杂(称为“N26”)可不同于掺杂水平N24，并且可被调整以增加或降低屏蔽至源极电阻。P-掺杂N26可大于掺杂水平N21。P-掺杂N26可等于掺杂水平N24。形成沟道堆叠的各个层可具有不同的掺杂水平以生成分级或阶形轮廓。
[0068]图3示出关于针对图2A至图2K所描述的器件安排布局的示例性方法。图3示出针对条形设计的屏蔽JFET的示例性布局。如图3所示，源极台面303(例如，栅极沟槽302的任一侧的台面)在活动区域中与栅极沟槽302交替。栅极沟槽302终止于较宽的区，即栅极垫沟槽301，栅极垫在此处最终形成。围绕栅极沟槽302所有侧的是具有屏蔽拾取沟槽304的较窄台面区307。P-防护环结构305可被形成为与屏蔽拾取沟槽304同心。应当理解，P-防护环结构还可称为防护环。源极金属可在必要时围绕栅极垫301延伸以在所有四侧连接到屏蔽拾取沟槽304。图3还可示出示例性晶粒边缘306。在一个实施例中:(I)沟槽217b可为屏蔽拾取沟槽304的例子；(2)沟槽217a可连接到栅极垫310，并且可为栅极沟槽302的例子；(3)沟槽217b可界定台面，这些台面可为源极台面303的例子；并且(4)相邻的沟槽217a和217b可形成台面，该台面为窄台面307的例子。应当理解，图2A至图2K示出器件沿着横向T和纵向L的横截面视图，而图3描绘器件沿着纵向L和侧向A的平面视图。
[0069]图4示出JFET的示例性布局示意图。如图4所示，源极η-柱403在活动区域中与栅极P-柱402交替。栅极柱终止于较宽的区，即栅极垫区401，栅极垫在此处最终形成。围绕栅极柱所有侧的是具有屏蔽拾取P-柱404的较窄η-柱区407。屏蔽拾取通过η-柱与P-防护环结构405分开，该防护环结构被形成为与