区域的第一沟槽和第二沟槽(217b和217a)沿着第五方向彼此间隔开；第四方向垂直于第五方向和第四方向。
[0085]在开槽屏蔽超结JFET及其制作方法的实施例中，沟道区域在第一电压夹断，超结电荷平衡区域在第二电压夹断，并且第一电压小于第二电压。
[0086]根据以上说明和所有附图，屏蔽JFET的实施例及其制作方法的实施例可包括:埋置屏蔽(112)，该埋置屏蔽(112)区域包括第一导电类型的区(η-注入物112a)和第二导电类型的区(P-注入物112b);链路区域(113)，该链路区域(113)沿着第一方向设置在埋置屏蔽(112)上方，该链路区域(113)包括第一导电类型的区(η-沟道注入物113a)和第二导电类型的区(P-栅极注入物113b) JFET区域(178)，该JFET区域沿着第一方向设置在埋置屏蔽112上方，该JFET区域包括第一导电类型的区(η-型柱117)和第二导电类型的区(P-柱118和119);源电极(126)，该源电极(126)沿着第一方向设置在埋置屏蔽112和JFET区域(178)上方；以及电链路，其包括⑴链路区域(113)的至少一个第二导电类型的区(P-型113a)，其电连接到埋置屏蔽(112)的至少一个第二导电类型的区(P-注入物112a)并且沿着第一方向与埋置屏蔽(112)的至少一个第二导电类型的区(P-注入物112a)至少部分地对准；以及(2) JFET区域(178)的至少一个第二导电类型的区(p_栅极注入物119)，其电连接到链路区域(113)的至少一个第二导电类型的区(P-型注入物112a)和源电极(126)，JFET区域(178)的至少一个第二导电类型的区(p_栅极注入物119)沿着第一方向与链路区域(113)的至少一个第二导电类型的区(P-型注入物113a)至少部分地对准，该电链路将源电极(126)电连接到埋置屏蔽(112)以便将埋置屏蔽(112)保持在源电极(126)电位。
[0087]屏蔽JFET及其制作方法的实施例可包括:第一导电类型的多个平面层，第一导电类型的多个平面层中的每一个(I)在垂直于第一方向的第二方向以及垂直于第一方向和第二方向的第三方向上延伸，(2)具有在第一方向上延伸的厚度，并且(3)这多个层具有第一导电类型的相应原始掺杂浓度(N3);埋置屏蔽112包括多个平面层中的第二组层，第二组层包括一个或多个层，第二组层包括第二组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的第二注入区(112a)和第二导电类型的第二注入区(112b)，第二组注入区的第一导电类型的注入区(112a)具有第三掺杂浓度(N5)并且第二组注入区的第二导电类型的注入区(112b)具有第四掺杂浓度(N4);第一组的第二导电类型的注入区(109)和第二组的第二导电类型的注入区(112b)沿着第一方向彼此至少部分地对准；链路区域(113)包括多个平面层中的第三组层，第三组层包括一个或多个层，第三组层包括第三组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的注入区(113a)和第二导电类型的注入区(113b)，第三组注入区的第一导电类型的注入区(113a)具有第五掺杂浓度(N7)，并且第三组注入区的第二导电类型的注入区(113b)具有第六掺杂浓度(N6);并且JFET区域包括多个平面层中的第四组层，第四组层包括一个或多个层，第四组层包括第四组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的注入区(117)和第二导电类型的注入区(118和119)，第四组注入区的第一导电类型的注入区(117)具有第七掺杂浓度(N9)，并且第四组注入区的第二导电类型的注入区(118和119)具有第八掺杂浓度(N8) ο
[0088]根据以上说明和所有附图，开槽屏蔽JFET的实施例及其制作方法的实施例可包括:埋置屏蔽(210)，该埋置屏蔽(210)包括第一导电类型的区(210b)和第二导电类型的区(210a);沟道区域(211)，该沟道区域沿着第一方向设置在埋置屏蔽210上方，该沟道区域包括:(1)第一导电类型的至少一个沟道层，其具有沿着第一方向部分地延伸穿过其的至少第一沟槽(217b)和第二沟槽(217a)，其中第一沟槽相比第二沟槽沿着第一方向延伸得更远；(2)第二导电类型的第一区(218b)，其沿着第一方向设置在沟道层中第一沟槽与埋置屏蔽(210)之间并且沿着第一方向与第一沟槽至少部分地对准；以及(3)第二导电类型的第二区(218a)，其沿着第一方向设置在沟道层中第二沟槽与埋置屏蔽(210)之间并且沿着第一方向与第二沟槽至少部分地对准；源电极225，该源电极225沿着第一方向设置在埋置屏蔽和沟道区域211上方；以及电链路(215)，其包括:(1)第二导电类型的第一区(218b)，其电连接到埋置屏蔽(210)的至少一个第二导电类型的区(210a)并且沿着第一方向与埋置屏蔽(210)的至少一个第二导电类型的区(210a)至少部分地对准；以及(2)导电桥227，其至少部分地设置在第一沟槽中，该导电桥在第二导电类型的第一区(218b)与源电极(225)之间延伸，该电链路将源电极(225)电连接到埋置屏蔽(210)，以便将埋置屏蔽(210)保持在源电极(225)电位。
[0089]开槽屏蔽JFET及其制作方法的实施例还包括:第一导电类型的多个平面层，第一导电类型的多个平面层中的每一个(I)在垂直于第一方向的第二方向以及垂直于第一方向和第二方向的第三方向上延伸，(2)具有在第一方向上延伸的厚度，并且(3)这多个层具有第一导电类型的相应原始掺杂浓度(N23);其中埋置屏蔽210包括多个平面层中的第二组层，第二组层包括一个或多个层，第二组层包括第二组沿着第二方向彼此相邻并且以交替模式设置的第一导电类型的注入区(210b)和第二导电类型的注入区(210a)，第二组注入区的第一导电类型的注入区(210b)具有第三掺杂浓度(N25)，并且第二组注入区的第二导电类型的注入区(210a)具有第四掺杂浓度(N24);其中第一组的第二导电类型的注入区和第二组的第二导电类型的注入区沿着第一方向对准；并且其中沟道区域包括第三组层，第三组层包括具有第五掺杂浓度(N27)的第一导电类型的至少一个沟道层(217b)，第三组注入区的第二导电类型的第一注入区和第二注入区(217a)具有第六掺杂浓度(N26)。
【主权项】
1.一种屏蔽超结结栅场效应晶体管(JFET)，包括: 超结电荷平衡区域，所述超结电荷平衡区域包括第一导电类型的第一注入区和第二导电类型的第二注入区； 埋置屏蔽区域，所述埋置屏蔽区域包括所述第一导电类型的第一多个区和所述第二导电类型的第二多个区； 链路区域，所述链路区域包括所述第一导电类型的第三多个区和所述第二导电类型的第四多个区； JFET区域，所述JFET区域包括所述第一导电类型的第五多个区和所述第二导电类型的第六多个区； 源电极；以及 电链路，所述电链路包括: 所述链路区域的所述第二导电类型的第一区，所述第一区电连接到所述埋置屏蔽的所述第二导电类型的第一区，以及 所述JFET区域的所述第二导电类型的第二区，所述第二区电连接到所述链路区域的所述第二导电类型的所述第一区和所述源电极。2.根据权利要求1所述的屏蔽超结JFET，其中所述第一导电类型是η-型导电，并且所述第二导电类型是P-型导电。3.根据权利要求1所述的屏蔽超结JFET，其中埋置屏蔽区域设置在第一方向上所述超结电荷平衡区域的上方。4.根据权利要求3所述的屏蔽超结JFET，其中所述链路区域设置在所述第一方向上所述超结电荷平衡区域和所述埋置屏蔽区域的上方。5.根据权利要求3所述的屏蔽超结JFET，其中所述JFET区域设置在所述第一方向上所述超结电荷平衡区域和所述埋置屏蔽区域的上方。6.根据权利要求3所述的屏蔽超结JFET，其中所述源电极设置在所述第一方向上所述超结电荷平衡区域、所述埋置屏蔽区域和所述JFET区域的上方。7.根据权利要求3所述的屏蔽超结JFET，其中所述链路区域的所述第二导电类型的所述第一区在所述第一方向上与所述埋置屏蔽的所述第二导电类型的所述第一区至少部分地对准。8.根据权利要求3所述的屏蔽超结JFET，其中所述JFET区域的所述第二导电类型的所述第二区在所述第一方向上与所述链路区域的P-型导电的第一区至少部分地对准。9.根据权利要求3所述的屏蔽超结JFET，还包括所述第一导电类型的多个平面层，其中所述多个平面层中的每一个在垂直于所述第一方向的第二方向上以及在垂直于所述第一方向和所述第二方向的第三方向上延伸，其中所述多个平面层中的每一个具有η-型导电的相应原始掺杂浓度。10.根据权利要求1所述的屏蔽超结JFET，其中所述电链路将所述源电极电连接到所述埋置屏蔽，从而将所述埋置屏蔽保持在源电极电位。11.一种形成屏蔽超结结栅极场效应晶体管(JFET)的方法，包括: 形成超结电荷平衡区域，所述超结电荷平衡区域包括第一导电类型的第一注入区和第二导电类型的第二注入区； 形成埋置屏蔽区域，所述埋置屏蔽区域包括所述第一导电类型的第一多个区和所述第二导电类型的第二多个区； 形成链路区域，所述链路区域包括所述第一导电类型的第三多个区和所述第二导电类型的第四多个区； 形成JFET区域，所述JFET区域包括所述第一导电类型的第五多个区和所述第二导电类型的第六多个区； 形成源电极；以及 形成电链路，所述电链路包括: 所述链路区域的所述第二导电类型的第一区，所述第一区电连接到所述埋置屏蔽的所述第二导电类型的第一区，以及 所述JFET区域的所述第二导电类型的第二区，所述第二区电连接到所述链路区域的所述第二导电类型的所述第一区和所述源电极。12.根据权利要求11所述的方法，其中所述第一导电类型是η-型导电，并且所述第二导电类型是P-型导电。13.根据权利要求11所述的方法，其中埋置屏蔽区域形成为设置在第一方向上所述超结电荷平衡区域的上方。14.根据权利要求13所述的方法，其中所述链路区域形成为设置在所述第一方向上所述超结电荷平衡区域和所述埋置屏蔽区域的上方。15.根据权利要求13所述的方法，其中所述JFET区域形成为设置在所述第一方向上所述超结电荷平衡区域和所述埋置屏蔽区域的上方。16.根据权利要求13所述的方法，其中将所述源电极形成为设置在所述第一方向上所述超结电荷平衡区域、所述埋置屏蔽区域和所述JFET区域的上方。17.根据权利要求13所述的方法，其中所述链路区域的所述第二导电类型的所述第一区形成为在所述第一方向上与所述埋置屏蔽的所述第二导电类型的所述第一区至少部分地对准。18.根据权利要求13所述的方法，其中将所述JFET区域的所述第二导电类型的所述第二区形成为在所述第一方向上与所述链路区域的P-型导电性的第一区至少部分地对准。19.根据权利要求13所述的方法，还包括形成所述第一导电类型的多个平面层，其中所述多个平面层中的每一个形成为在垂直于所述第一方向的第二方向上以及在垂直于所述第一方向和所述第二方向的第三方向上延伸，并且其中将所述多个平面层中的每一个形成为具有η-型导电的相应原始掺杂浓度。20.根据权利要求11所述的方法，其中所述电链路形成为将所述源电极电连接到所述埋置屏蔽，从而将所述埋置屏蔽保持在源电极电位。
【专利摘要】本公开描述以宽带隙材料，特别是以碳化硅，生产高电压JFET的结构和工艺。本公开还提供以本公开的方法生产的产品以及用于执行本公开的方法的设备。本公开属于高电流和高电压半导体器件的领域。例如，公开了高电压常开和常关垂直结场效应晶体管(VJFET)及其制作方法。
【IPC分类】H01L21/335
【公开号】CN105190852
【申请号】CN201480010130
【发明人】阿努普·巴拉, 彼得·亚历山德罗夫
【申请人】美国联合碳化硅公司
【公开日】2015年12月23日
【申请日】2014年3月14日
【公告号】EP2973669A1, US8860098, US20140264477, WO2014165309A1