专利名称：无隔离器件的mram的制作方法
技术领域：
本发明涉及磁电阻存储器，具体涉及被设计成不需要隔离器件的MRAM阵列结构。
背景技术：
薄膜磁电阻随机存取存储器(MRAM)能够采用多种存储单元实施方式，包括磁隧道结(MTJ)单元来制造。由于MTJ单元最易于制造和使用，从而将其用作本发明的基本示例，但应当理解，各种构思还可应用于其他MRAM单元和阵列。MTJ单元主要由一对磁层以及夹在之间的绝缘层组成。其中一个磁层具有固定的磁矢量，另一磁层具有可变的磁矢量，且可变磁矢量与固定磁矢量或同向(aligned)，或反向(opposite)。当磁矢量同向时，MTJ单元的电阻，即对磁层之间电流的阻抗最小，当磁矢量反向或不同向时，MTJ单元的电阻最大。
通过对MTJ单元施加磁场以使其可变磁矢量移至所选取向，从而在MTJ单元中存储数据。通常，可将同向的取向指定为逻辑1或0，不同向的取向则相反，即为逻辑0或1。通过接通电流使其自一个磁层至另一磁层流过MTJ单元来读取或读出所存储的数据。流过MTJ单元的电流大小，或MTJ单元上的电压降会随可变磁矢量的取向而变化。在1998年3月31日授权的题名为“Multi-Layer MagneticTunneling Junction Memory Cells”的专利No.5,702,831中可看到关于MTJ存储单元制造和操作的更多信息，该专利在此引作参考。
在多数现有技术电路中，包含有隔离器件，通常为在存储阵列中与每个磁电阻器件串联或并联的晶体管，以避免在整个存储器阵列出现泄漏通路。在多数实例中，将磁电阻器件和隔离器件制成单个单元。例如，通常在半导体衬底上制造隔离晶体管(isolation transistor)，并在隔离晶体管上制造相关联的磁电阻器件以便内部连接。这种结构的一个问题是，生产组合隔离晶体管和磁电阻器件所需的制造工作量，以及操作所需的控制线。而且，大量的隔离器件和用于隔离器件的控制线实质上增大了存储器阵列的尺寸。
在一个现有技术存储器阵列中，连接无隔离器件的磁电阻器件，从而将差分放大器的一个输入与包含所读取的磁电阻器件的目标列相连，另一输入与地相连。差分放大器中的反馈将目标列钳位至接地电势。阵列中的所有其他列通过列选择晶体管接地(即，将位线钳位至地)。通过向包含所要读取的磁电阻器件的行以及该行中的所有其他磁电阻器件施加读出电压，来执行读出过程。一般而言，由于阵列中所有列处在接地电势，在落选(deselected)行上不进行读取的磁电阻器件之间没有电流流动。该结构的主要问题是，由于钳位电路不够理想，其不能充分均衡目标(所读取的)列及其他列，导致造成信号损失和速度降低的潜通路(sneak path)。
在另一现有技术的存储器阵列中，通过读出放大器将目标列和关联的参考列与输出终端连接。读出放大器发出位线电流通过目标列和参考列，并将两列钳位至相同的电势。将目标单元(在目标列中)中的电流变化与流过参考单元(在参考列中)的电流相比较。不过，还不太清楚当目标和参考磁电阻单元都处在相同的状态时这两种电流有何种不同。而且，由于通路的差异，目标和参考列将不会精确地钳位至相同的电压，导致出现潜通路。
因此，非常期望能够提供不包括隔离器件，而且能克服上述问题的磁电阻存储器阵列。
图1表示根据本发明具有散布(interspersed)的参考列的无隔离磁电阻存储器阵列的简化示意图；图2表示如图1所示阵列的读出部分实施方式的简化方框图；
图3和4表示用于如图1所示阵列中的中点发生器的操作的简化示意图；图5表示如图4所示的中点发生器的实施方式的立体图；图6表示从如图5所示的线6-6所看到的剖面图；图7表示如图4所示的中点发生器的另一实施方式的立体图；图8表示适用于例如如图1所示存储结构的输出电路的不同实施方式的简化示意图；图9表示包括有如图1所示无隔离磁电阻存储器阵列的完整存储器结构的简化示意图；图10表示如图9所示控制电路的其他细节的示意图；图11表示包括有根据本发明的无隔离磁电阻存储器阵列的另一完整存储器结构的简化示意图；而图12表示包括有根据本发明的无隔离磁电阻存储器阵列的又一完整存储器结构的简化示意图。
具体实施例方式
现参看图1，图1表示根据本发明具有散布参考列12的无隔离磁电阻存储器阵列10的简化示意图。在该示例中，阵列10为4×4的阵列，且参考列12包括两个中点发生器14和15，每个发生器14和15占据两行磁电阻元件。此处应特别注意，连接多个非易失性磁电阻元件(各表示为13)以在其中存储信息，所述元件均可编程至Rmax和Rmin状态之一。在数据列(例如，列BL0)中的非易失性磁电阻元件13均无需隔离器件地在一端与列位线BL0直接相连，在另一端与多个数字线DL0至DL3中的数字线直接相连。每个位线，BL0至BL3以及BLref分别通过电流输送电路16至20与输出终端Vo0至Vo3以及Voref相连。
再参考图2，图2表示用于如图1所示阵列10的读出部分中的电流输送电路16的实施方式的简化方框图。由于电流输送电路16至20中的每个都相似，仅对电路16进行详细描述。此处应该理解，描述电路16的方框图主要是为了结合阵列，如阵列10来说明电流输送器的结构与操作。此外还应注意，电流输送电路16至20中任何一个或全部，或者以下所描述或涉及到的任何其他电流输送器，可构成电流传感器，电流放大器，前置放大器，电流源，钳位电路，电流-电压转换器等，或上述实现预定及所述目标的部件的任意组合，以后将简单地称为“电流输送器”或“电流输送电路”。
在该示例性实施例中，电流输送器16包括低阻抗终端电路21，其具有与位线BL0相连以接收IBL位线电流的终端。VBIAS信号还施加给电路21以提供钳位参考。电路21的第二个终端从电流源23得到提供给高阻抗输入电路22的输入的一部分电流。电路21将来自电流源23的一部分电流从一个终端输送至另一终端。电路22将电流转换成输出电压Vo0。一般而言，电路21可包括钳位电路，电流传感器，电流读出放大器，前置放大器等。电路22可包括转换器，放大器，第二读出放大器等，且通常被包括在内以主要用来提供电流模式操作。电流输送器16具有非常低的输入阻抗，从而将位线BL0与电流源23的高输出阻抗隔离。结合以BL0的钳位的低输入阻抗限制了位线BL0的电压摆动，对密度非常高的MTJ阵列实现了高速读取。从而，电流输送器16在位线BL0上提供并保持恒定的偏压，而与工作温度，供电电压的变化，以及处理条件无关。此外，电流输送器16在位线BL0上具有较小的电压摆动，以允许高速操作。
在该示例中，电路20包括与位线BLref相连的相似电流输送器对，位线BLref用作阵列10中的参考列。在差分放大器中，将由与位线BL0相关联的存储器单元中存储的数据而产生的数据电压，与从与位线BLref相关联的中点发生器14和15所产生的参考电压进行比较，以提供数据输出信号。在题名为“Current Conveyor and Method forReadout of MTJ Memories”的美国专利No.6,205,073中可得到关于电流输送器的操作、结构和不同实施例的更多信息，该专利在此引作参考。
参照显示出中点发生器40的操作的简化示意图的图3，可更好地理解中点发生器14或15的操作。介于Rmin和Rmax中间的中点电阻被表示为Rmid。以下等式描述了Rmid与Rmin和Rmax的关系Rmid＝(Rmax-Rmin)/2+RminRmid＝ΔR/2+Rmin(1)其中，ΔR＝Rmax-Rmin等式(1)通过如图3所示磁电阻元件的串/并联组合而实现。可通过这种方式将磁电阻元件组合，因为它们是一阶(first order)线性元件，因此，可将它们视为普通无源线性电阻器。在此简化示例中，中点发生器40包括输入终端41和输出终端42。串联电路44包括电阻值等于Rmax的磁电阻元件45，和与之串联的电阻值等于Rmin的磁电阻元件46，它们串联在输入终端41和输出终端42之间。另一串联电路47包括电阻值等于Rmax的磁电阻元件48，和与之串联的电阻值等于Rmin的磁电阻元件49，它们串联在输入终端41和输出终端42之间。串联电路44还与串联电路47并联，以形成串/并联组合。
发生器40的电阻的串/并联组合被组合如下Rmid＝(Rmax+Rmin)‖(Rmax+Rmin)＝RAB其中，RAB为在输入终端41和输出终端42之间的总电阻。
RAB＝(Rmax+Rmin)2/2(Rmax+Rmin)＝(Rmax+Rmin)/2＝(ΔR+Rmin+Rmin)/2RAB＝ΔR/2+Rmin(2)可以看出，等式(2)等于等式(1)，即，RAB等于Rmid，生成器40成功地产生中点Rmid。
一般而言，磁电阻元件为能够被编程为Rmax或Rmin状态的非易失性存储器元件，其中，Rmin为对应于磁化平行状态的最小电阻值，Rmax为对应于磁化反平行状态的最大电阻值。此外，磁电阻元件通常最初处在Rmin状态，且在Rmid产生之前必须被编程为Rmax状态。由于磁电阻元件以非易失性方式保持其磁化状态，该编程可一次性进行，之后无需再进行编程即自动产生Rmax。
再参照图4，图4仅示例性地说明中点发生器14，以显示在读取操作期间的电流流动。首先应注意，每两个数字线具有相关联的数字参考线(例如，DL0和DL1与DLref相关联)。此外，如果选择两个数字线中任一个(例如，或DL0或DL1)，还将选择相关联的数字参考线(例如，DLref)。在读取模式中，将所选数字线及其相关联的数字参考线接地。在图4所示的示例中，将数字参考线DLref0接地。中点发生器14包括磁电阻元件52至55。将磁电阻元件52和55编程至它们的Rmax状态。从而能够看出，中点发生器14基本与图3的结构相同，其中，位线BLref作为一个输出终端，数字线Dlref作为另一个输出终端，且输出终端之间的电阻为中点Rmid。
从而，在图1中表示出对于无隔离器件的磁电阻存储器阵列的新型结构。在无隔离磁电阻存储器阵列10中，电流输送器16至20分别通过位线BL0至BL1以及BLref提供电流。而且，由于所有电流输送器16至20均相同，以及由于所有列，包括参考列都相同，电流输送器16至20将位线BL0至BL1以及BLref钳位至相同的电压。所有列或位线的钳位电压均相同(或非常接近)，从而使列至列的泄漏最小化。
不具有中点发生器14和15，无隔离磁电阻存储器阵列10将不能按所述进行操作，这是由于为能够区分Rmin和Rmax，参考列将不得不被钳位至不同的电压，或者偏置电流将不得不被注入参考列，以使中点处的参考列电流介于目标列电流Imax和Imin之间。一旦钳位所有的位线，电流将经由将所有列连接至所选数字线及其相应参考数字线的磁电阻元件流过所有的列并最终流过所选数字线和参考数字线，进而接地。电流输送器16至20将信息传递电流转换成电压Vo，由差分放大器(参见图1的说明)将Vo与Vref进行比较。
再参看图5和图6，图5和图6分别表示如图4所示中点发生器14的实施方式的立体图和剖面图。从这些图可以看出，可容易地将阵列10中的四个常规形成的磁电阻元件安置到中点发生器14和15中。通常，将数字线沉积在第一材料层中。此时，在数据数字线的交替对(例如，DL0-DL1，DL2-DL3等)之间形成参考数字线DLref0至DLrefn。
然后在每个数据数字线上以规则间隔形成磁电阻元件(参见示例图1)。在该实施例中，磁电阻元件52和53并不形成在数字线DL0上，而是通过稍稍位于数字线DL0之上的短线56将它们连接起来。而且，磁电阻元件54和55也未形成在数字线DL1上，而是通过稍稍位于数字线DL1之上的短线57将它们连接起来。
然后在另一材料层中沉积位线，以连接到磁电阻元件的上表面。例如，正如在图5和6所看到的，沉积BLref，以连接到磁电阻元件52和55的上表面。在该实施例中，将通常与磁电阻元件53和54上表面相连的位线分成较短部分，例如，部分58，以便仅连接每个中点发生器14和15中的第二对磁电阻元件。此外，设置通孔59，以将部分58与参考数字线DLref0相连接。从而，在用于制造磁电阻元件阵列的正常过程仅有很小变化的情况下，中点发生器能够容易地被引入。
再参照图7，图7说明中点发生器14的稍有不同的实施例的立体图。在该实施例中，除在形成位线后在磁电阻元件之上形成参考数字线DLref0并且通过通孔59将其连接至部分58外，按上述构造所有部件，从而使单元尺寸更小。数字线DLref0的位置选择通常由制造过程的步骤来确定。
现参看图8，图8表示适用于例如如图1所示存储器结构的输出电路的不同实施方式的简化示意图。在该实施例中，连接不同的电流输送电路60至64以分别接收每个电流I0至I3以及Iref。此外，连接四个差分放大器65至68，以在一个输入处接收来自电流输送电路60至63之一的输出，在另一个输入上接收来自电流输送电路64的输出。从而，将非易失性磁电阻元件的多个数据列安置在参考列附近，以将由所选电流输送器和相关联的数据列所生成的数据电压与由参考电流输送器和参考列(在该实施例中为参考列中相关联的中点发生器)所生成的参考电压进行差分比较。如下所述，在特定应用的最优配置中，可对一个或多个电流输送器以及相关联的数据列，和一个或多个电流输送器以及相关联的参考列实现多种其他输出连接。
现参看图9，图9表示包括有例如如图1所示无隔离磁电阻存储器阵列10的完整存储器结构(表示为100)的简化示意图。在结构100中，通过列模式选择晶体管电路102(每个位线一个晶体管)，将位线BL0至BL3以及BLref的上端连接至双向电流源/宿(source/sink)103。直接向与BLref相连的晶体管施加复位信号，并且连接电路102中的所有其余晶体管以接收来自OR电路(或电路)104的信号。OR电路104在一个输入上接收复位信号，在另一个输入上接收读取和编程WE信号。在该实施例中，当WE为逻辑0时，电路处在编程操作模式，当WE为逻辑1时，电路处在读取操作模式。
通过电流输送器组105，将位线BL0至BL3以及BLref的相对端连接至列选择晶体管电路106。组105中的所有电流输送器具有加在其上的公共偏压V1，使所有位线钳位至相同的电压。电路106将组105中的所选电流输送器和相关联的数据位线BL0至BL3连接到差分放大器110的一个输入，并将位线BLref的参考输出与差分放大器110的另一输入相连。尽管此处出于简化考虑使用了差分放大器110，然而应该理解，实际上可以使用能将信号对的某些特性进行比较以提供所批露的功能的任何电路，且术语“差分放大器”意在包括所有这样的电路。也通过编程选择晶体管组112将位线BL0至BL3以及BLref的相对端连接至双向电流源/宿114。通过各信号Y0p至Y3p以及Yrefp，分别启动组112中的每个编程选择晶体管。
再参照图10，图10表示图9所用控制电路其他细节的示意图。连接列译码电路120以接收一对多路复用信号(此处表示为A0和A1)，然后通过电路120将这些信号译码为列选择信号Y0至Y3之一，以在读取模式(WE＝1，复位0)中一次一个地操作列选择晶体管电路106中的晶体管。在编程模式(WE＝0，复位0)期间，列译码电路120产生信号Y0p至Y3p，这些信号启动组112中的晶体管，且一次启动一个。而且，如图10中所示，直接通过定时电路将复位信号提供作为Yrefp信号。
向列模式选择晶体管电路102中的参考晶体管以及向组112中的Yrefp施加的复位＝1信号，将允许电流仅流过双向电流源/宿103和114之间的位线BLref。由于在位线BLref中的电流流动，会使中点发生器中所针对的磁电阻元件(例如，在中点发生器14中的元件52和55)到达Rmax状态。
在编程模式期间，通过启动组112中的一个晶体管来选择位线，该晶体管连接双向电路源/宿103和114之间的所选位线。此处还应注意，在复位期间只将参考列(在该实施例中为中点发生器)中的磁电阻元件编程一次，并且由于它们是诸如磁隧道结的非易失性磁电阻器件，无需再次对其编程。因此，在编程模式期间，不通过列模式选择晶体管电路102或组112在双向电流源/宿103和114之间连接位线BLref。
如图9所示，通过数字线选择电路115将数字线DL0至DL3、DLref0和DLref1的右手端与驱动电路116相连。驱动电路116在读取模式期间通过阵列10提供读取电压，在编程模式期间提供编程电流。在编程模式期间，通过晶体管组118将数字线DL0至DL3的相对端(左手端)与地相连，而在读取模式期间，将其断开。这样，编程电流流过在驱动器116与地之间的数字线DL0至DL3。在读取模式期间，读取电流流过驱动器116和组105中的电流输送器之间的所选数据磁电阻元件13(参见图1)和相关联的参考中点发生器14和15。
此处应特别注意，在电流输送器组105中的电流输送器直接与位线BL0至BL3、BLref的端部相连，在列选择晶体管电路106中的列选择晶体管将电流输送器的输出连接至差分放大器110。这种特定方案允许将输送器钳位至相同的电压，从而减少或消除寄生电路，以大大减小泄漏电流。
现参看图11，图11表示包括有根据本发明的无隔离磁电阻存储器阵列210的另一完整存储器结构200的简化示意图。在该示例中，阵列210为4×4的阵列且包括参考列212。此处应特别注意，将均可编程至Rmax和Rmin状态之一的多个非易失性磁电阻元件(表示为213)连接，以在其中存储信息。在一端以不引入隔离器件的方式将数据列的每个非易失性磁电阻元件213直接连接到列位线BL0至BL3之一，并且在另一端直接连接到多个数字线DL0至DL3中的一个数字线。参考列212包括四个磁电阻元件213，这四个磁电阻元件213各在一端连接到参考数字线DLref0至DLref3之一，并且在另一端连接到BLref。
位线BL0至BL3以及BLref的上端通过列模式选择晶体管电路202与双向电流源/宿203相连。如结合图9实施例所描述的，复位信号直接施加到与BLref相连的晶体管，并连接电路202中的所有其余晶体管，以从OR电路204接收信号。OR电路204在一个输入上接收复位信号，并在另一个输入上接收读取或编程WE信号。在该实施例中，当WE为逻辑0时，电路处在编程操作模式，当WE为逻辑1时，电路处在读取操作模式。位线BL0至BL3以及BLref的相对端通过电流输送器组205与列选择晶体管电路206相连。电路206中的晶体管将所选电流输送器和相关联的数据位线BL0至BL3连接至差分放大器220的一个输入，并且将参考电流输送器的参考输出和相关联的位线BLref连接至差分放大器220的另一个输入。
编程选择晶体管组212连接在位线BL0至BL3以及BLref与双向电流源/宿214之间。在编程模式期间，通过启动组212中的一个连接双向电流源/宿203和214之间的所选位线的晶体管来选择位线。此处还应注意，在复位期间只将参考列(在该实施例中为中点发生器)中的磁电阻元件编程一次，并且因为它们是诸如磁隧道结的非易失性磁电阻器件，从而无需再次对其编程。因此，在编程模式期间不通过列模式选择晶体管电路202中的晶体管连接位线BLref。
如图11所示，通过数字线选择电路215将数字线DL0至DL3、DLref0和DLref1的右手端与驱动电路216相连。驱动电路216在读取模式期间通过阵列210提供读取电压，在编程模式期间提供编程电流。在编程模式期间，通过晶体管组218将数字线DL0至DL3的相对端(左手端)与地相连，而在读取模式期间，将其断开。这样，编程电流流过在驱动器216与地之间的数字线DL0至DL3。在读取模式期间，读取电流流过在驱动器216和组205中的电流输送器之间的所选数据磁电阻元件213和相关联的参考磁电阻元件213。
从而，披露了一种其中提供有磁电阻元件参考列的、无隔离器件的磁电阻随机存取存储器结构。参考列磁电阻器件与分立的数字线相连，这导致在结构中有更高数量的数字线，从而导致更高数量的数字线选择电路。除参考电流输送器接收不同于数据参考输送器(V1)的偏压(Vr)外，可按如图9电路中所述使用相同的读取电路，包括电流输送器和差分放大器。以此方式，可调节Vr，使得输出信号V0ref处在Vmax和Vmin之间的中点处，其中，Vmax和Vmin分别为数据最大和最小的电流输送器输出。
组205中的数据电流输送器在通往位线方向观察到相同的阻抗，使得它们都向数据位线施加相等的钳位电压，相等的钳位电压使数据位线之间的泄漏最小化，从而不需要隔离器件。显然，不同的钳位电压会导致数据位线和参考位线之间的阻抗差异，但它们通过不同的数字线彼此隔离，从而在它们之间没有泄漏。应该理解，依据所用参考列的数量，会有任何数量的参考线。
此处再次需要特别注意，电流输送器组205中的电流输送器与位线BL0至BL3以及BLref的端部直接相连，列选择晶体管电路206中的列选择晶体管将电流输送器的输出连接至差分放大器220。这种特定方案允许将所有数据电流输送器钳位至相同的电压，这将减少或消除数据电流输送器之间的寄生电路，以大大减小泄漏电流。
现参看图12，图12表示包括有根据本发明的无隔离器件磁电阻存储器阵列310的另一完整存储器结构300的简化示意图。在该示例中，阵列310包括连接在第一数据列314中的磁电阻元件313的规则阵列，其中具有均可编程至Rmax和Rmin状态之一的非易失性磁电阻元件，和交替的第二数据列315，第二数据列315中的元件均可被相反地编程至Rmin和Rmax状态之一。第一数据列314中的每个非易失性磁电阻元件313以不引入隔离器件的方式在一端直接连接到列位线BL0至BL3之一，并且在另一端直接连接到多个数字线DL0至DL3中的一个数字线。第二数据列315中的每个非易失性磁电阻元件313以不引入隔离器件的方式在一端直接连接到列位线BL0p至BL3p之一，并且在另一端直接连接到多个数字线DL0至DL3中的一个数字线。
位线BL0至BL3的上端通过列模式选择晶体管电路302与第一双向电流源/宿303相连。位线BL0p至BL3p的上端通过列模式选择晶体管电路302与第二双向电流源/宿304相连。启动双向电流源/宿303和304，使列314和315中存储相反的数据。连接电路302中的所有晶体管，使其被读出或编程(WE)信号启动。在该实施例中，当WE为逻辑0时，电路处在编程操作模式，当WE为逻辑1时，电路处在读取操作模式。
通过电流输送器组305，将位线BL0至BL3以及BL0p至BL3p的相对端连接至列选择晶体管电路306。电路306将组305中的所选电流输送器及其相关联的数据位线BL0至BL3与差分放大器320的一个输入相连，并且将组305中的相邻电流输送器及其相关联的数据位线BL0p至BL3p与差分放大器320的另一输入相连。从而，将在组305中的所选电流输送器中产生的电压(通过与位线BL0至BL3相连的所选磁电阻元件313产生)与在组305中的相邻或相关联的电流输送器中产生的电压(通过与位线BL0p至BL3p相连的所选磁电阻元件313产生)相比较。与两个相邻位线相连的电流输送器具有相同的偏置/钳位电压(V1)，从而，使所有数据线钳位至相同的电压。
此处应再次特别注意，电流输送器组305中的电流输送器直接与位线BL0至BL3、BL0p至BL3p的端部相连，并且列选择晶体管电路306中的列选择晶体管将电流输送器的输出连接至差分放大器320。这种特定方案允许将与位线BL0至BL3相关联的所有数据电流输送器钳位至相同的电压，以及将与位线BL0p至BL3p相关联的所有数据电流输送器钳位至相同的电压，这将减少或消除在数据电流输送器之间的寄生电路，以大大减小泄漏电流。
分别在位线BL0至BL3和BL0p至BL3p之间，以及双向电流源/宿313和314之间连接由编程选择晶体管对构成的组312。组312中的晶体管将每个位线BL0至BL3及其相邻或相关联的位线BL0p至BL3p与一对双向电流源/宿313和314相连。在编程模式期间，通过同时启动组312中的一对晶体管来选择一对位线。包括与图10中所示相似的控制或复用电路以提供列选择信号。
如图12中所示，通过数字线选择电路317将数字线DL0至DL3的右手端与驱动电路316相连。驱动电路316在读取模式期间通过阵列310提供读取电压，在编程模式期间提供编程电流。在编程模式期间，通过晶体管组318将数字线DL0至DL3的相对端(左手端)与地相连，而在读取模式期间，将其断开。这样，编程电流流过在驱动器316和地之间的数字线DL0至DL3。在读取模式期间，读取电流流过在驱动器316和组305中电流输送器之间的所选对的数据磁电阻元件313。
由于自差分放大器320的输出信号由一对相反状态的数字信号(处在相反状态的两个磁电阻元件)产生，最终的输出信号是单个磁电阻元件所产生的输出信号的二倍。从而，以使磁电阻元件阵列尺寸加倍为代价，该实施例的读取访问速度更快，虽然通常仍能使该阵列比有隔离器件的阵列制造得更小。
由此，披露了无隔离器件的磁电阻随机存取存储器结构的若干实施例。对于在参考列中使用中点发生器的实施例，参考列通常由n/2个中点发生器单元制成，其中，n为每个数据列中的存储单元的数量。此外，每个参考列中的中点发生器的布置使得每个中点发生器占据由四个磁电阻元件所占的面积。
在所有多种实施例中，通常在单个衬底(例如，半导体芯片等)上制造存储器，按规则模式以行列形式设置磁电阻元件。此外，多个数据列的磁电阻元件和多个参考或相关联的列的磁电阻元件通常相似。对于多种实施例中的参考列，包括具有中点发生器的参考列，一个非常重要的方面在于其电容性地非常接近相邻数据列。从而，数据和参考列中的所有时变信号非常紧密地跟随，导致高速的读出处理。因此，所披露和描述的无隔离器件的新型及改进型MRAM结构，大大改善了制造和随机存取存储器结构的尺寸。
尽管在此显示和描述了本发明的具体实施例，然而本领域技术人员能够想出其他修改和改进。因此，应该理解，本发明并不限于所示的具体形式，而是由所附权利要求包括在不偏离本发明精神和范围条件下的所有修改。
权利要求
1.一种无隔离器件的磁电阻随机存取存储器结构，包括多个数据列，每个数据列包括相关联的列位线，和多个间隔的数字线；所述多个数据列均包括所连接的第一多个非易失性磁电阻元件，其均可编程至Rmax和Rmin状态之一以在其中存储信息，每个数据列中的第一多个非易失性磁电阻元件均在一端与相关联的列位线相连，并且在另一端与多个数字线中的数字线相连；参考列，包括位于数据列附近的第二多个非易失性磁电阻元件，参考列具有与第二多个非易失性磁电阻元件相连的相关联的参考位线；多个数据电流输送电路，每个数据电流输送电路与每个相关联的列位线相连，每个数据电流输送电路具有输出终端；参考电流输送电路，其与参考位线相连，且具有输出终端；差分放大器，具有第一和第二输入；和选择电路，其将多个数据电流输送电路中的选定数据电流输送电路的输出终端连接至差分放大器的第一输入，并将参考电流输送电路的输出终端连接至差分放大器的第二输入，以便将由多个数据电流输送电路中的选定数据电流输送电路产生的数据电压与由参考电流输送电路产生的参考电压进行差分比较，并提供数据输出信号。
2.如权利要求1所述的无隔离器件的磁电阻随机存取存储器结构，其中，数据列的每个非易失性磁电阻元件包括磁隧道结。
3.如权利要求1所述的无隔离器件的磁电阻随机存取存储器结构，其中，参考列包括位于数据列附近的中点发生器，该中点发生器包括多个非易失性磁电阻元件，每个非易失性磁电阻元件具有Rmax状态和Rmin状态，并且均被设置到Rmax和Rmin之一，该多个非易失性磁电阻元件连接在一起以提供介于Rmax和Rmin之间的中点电阻的总电阻。
4.如权利要求1所述的无隔离器件的磁电阻随机存取存储器结构，还包括第二多个间隔的数字线，第二多个非易失性磁电阻元件中的每个非易失性磁电阻元件在一端与相关联的参考位线相连，在另一端与第二多个数字线中的数字线相连。
5.如权利要求1所述的无隔离器件的磁电阻随机存取存储器结构，还包括多个参考列，每个参考列包括相关联的参考位线和与其相连的第二多个非易失性磁电阻元件，多个参考列的每个参考列与多个数据列中相关联的数据列形成相对对，选择电路将选定相对对与差分放大器连接。
6.如权利要求1所述的无隔离器件的磁电阻随机存取存储器结构，其中，将多个数据列和参考列钳位至共同的电压。
7.一种无隔离器件的磁电阻随机存取存储器结构，包括限定数据列的列位线和多个间隔的数字线；所述数据列，包括所连接的多个非易失性磁电阻元件，每个非易失性磁电阻元件均可编程至Rmax和Rmin状态之一以在其中存储信息，数据列中的非易失性磁电阻元件均在一端与列位线相连，并且在另一端与多个数字线中的数字线相连；参考列，包括位于数据列附近的中点发生器，中点发生器包括多个非易失性磁电阻元件，每个非易失性磁电阻元件均具有Rmax状态和Rmin状态，并且均被设置到Rmax和Rmin之一，所述多个非易失性磁电阻元件连接在一起以提供介于Rmax和Rmin之间的中点电阻的总电阻；数据电流输送电路，其与相关联的列位线相连，且具有输出终端；参考电流输送电路，其与参考位线相连，且具有输出终端；差分放大器，其具有第一和第二输入；和选择电路，其将数据电流输送电路的输出终端连接至差分放大器的第一输入，并将参考电流输送电路的输出终端连接至差分放大器的第二输入，以便将由数据电流输送电路产生的数据电压与由参考电流输送电路产生的参考电压进行差分比较，并提供数据输出信号。
8.一种无隔离器件的磁电阻随机存取存储器结构，包括多个数据列，每个数据列包括相关联的列位线，和第一多个间隔的数字线；所述多个数据列均包括所连接的第一多个非易失性磁电阻元件，每个非易失性磁电阻元件均可编程至Rmax和Rmin状态之一以在其中存储信息，每个数据列中的第一多个非易失性磁电阻元件均在一端与相关联的列位线相连，并且在另一端与第一多个数字线中的数字线相连；参考列，包括位于多个数据列附近的第二多个非易失性磁电阻元件，参考列具有相关联的参考位线和第二多个间隔的数字线，参考列中的第二多个非易失性磁电阻元件均在一端与相关联的参考位线相连，并且在另一端与第二多个数字线中的数字线相连，第二多个间隔的数字线与第二多个间隔的数字线电气分离；多个数据电流输送电路，每个数据电流输送电路与每个相关联的列位线相连，每个数据电流输送电路均具有输出终端；参考电流输送电路，其与相关联的参考位线相连，且具有输出终端；差分放大器，其具有第一和第二输入；和选择电路，其将多个数据电流输送电路中的选定数据电流输送电路的输出终端连接至差分放大器的第一输入，并将参考电流输送电路的输出终端连接至差分放大器的第二输入，以便将由多个数据电流输送电路中的选定数据电流输送电路产生的数据电压与由参考电流输送电路产生的参考电压进行差分比较，并提供数据输出信号。
9.一种无隔离器件的磁电阻随机存取存储器结构，包括多个间隔的数字线；多个数据列，每个数据列包括相关联的数据位线，多个数据列中的每个数据列包括所连接的第一多个非易失性磁电阻元件，每个非易失性磁电阻元件均可编程至Rmax和Rmin状态之一以在其中存储信息，每个数据列中的第一多个非易失性磁电阻元件均在一端与相关联的数据位线相连，并且在另一端与多个数字线中的数字线相连；多个参考列，每个参考列包括相关联的参考位线和与之相连的第二多个非易失性磁电阻元件，多个参考列的每个参考列与多个数据列中相关联的数据列形成相对对，相关联的参考位线与相关联的数据位线电气分离；多个数据电流输送电路，每个数据电流输送电路与每个相关联的数据位线相连，每个数据电流输送电路具有输出终端；多个参考电流输送电路，每个参考电流输送电路与每个相关联的参考位线相连，每个参考电流输送电路具有输出终端；差分放大器，其具有第一和第二输入；和选择电路，用于选择包括选定数据电流输送电路和选定参考电流输送电路的相对对，选择电路将选定数据电流输送电路的输出终端连接至差分放大器的第一输入，并将选定参考电流输送电路的输出终端连接至差分放大器的第二输入，以便将由选定数据电流输送电路产生的数据电压与由选定参考电流输送电路产生的参考电压进行差分比较，并提供数据输出信号。
全文摘要
一种无隔离器件的磁电阻随机存取存储器结构(10)，包括非易失性磁电阻元件的多个数据列。参考列(12)包括设置在数据列附近的非易失性磁电阻元件。每个列与电流输送器(16－20)相连。所选数据电流输送器和参考电流输送器(20)与差分放大器(65－68)的输入相连，以便将数据电压与参考电压进行差分比较。电流输送器与数据和参考位线的端部直接相连。这种特别设置允许将电流输送器钳位至相同的电压，这将减少或消除寄生电路，以大大减小泄漏电流。
文档编号H01L21/8246GK1620697SQ03802403
公开日2005年5月25日 申请日期2003年1月9日 优先权日2002年1月18日
发明者彼德·K·纳吉, 马克·A·杜兰姆, 赛德·N·特兰尼 申请人:摩托罗拉公司