提高整合被动高阻衬底铜电感的射频性能的方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种提高整合被动高阻衬底铜电感的射频性能的方法。
【背景技术】
[0002]整合被动器件(Integrated Passive Device,简称IPD,也称为集成无源器件)指的是在高阻硅衬底上制作的电阻、电容、电感等被动器件。其中，一般通过在高阻硅衬底上进行器件制作以得到高性能。
[0003]对于在高阻硅衬底上制作的作为整合被动器件的电感器(本文中称为“整合被动高阻衬底铜电感”)而言，电感器的射频性能是它的一个关键性能。整合被动高阻衬底铜电感的射频性能受到两个方面因素的影响；一方面，衬底电阻越高，电感射频性能越好；另一方面，铜表面电阻越小，电感射频性能越好。
[0004]然而，由于高阻衬底掺杂浓度非常低，衬底表面容易发生反型或积累而在表面形成一层导电层，该导电层会降低衬底的有效阻抗从而使得电感射频性能下降，当衬底阻抗越高时该现象越明显。另外一方面铜表面的TaN阻挡层的电阻远高于铜，这会导致表面电阻较大而降低了电感性能，TaN越厚，其对表面电阻的影响越大。
[0005]但是，随着对器件性能要求的提高，希望能够提供一种能够提高整合被动器件电感器的射频性能的技术方案。
【发明内容】
[0006]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够提高整合被动高阻衬底铜电感的射频性能的方法。
[0007]为了实现上述技术目的，根据本发明，提供了一种提高整合被动高阻衬底铜电感的射频性能的方法，包括:在高阻衬底上形成层间绝缘层；在层间绝缘层上形成介质层，并且在介质层中形成的凹槽；在凹槽的侧壁形成侧壁阻挡层，并且在凹槽的底部形成底部阻挡层；在形成有侧壁阻挡层和底部阻挡层的凹槽中填充用于形成电感的铜材料；其中，阻挡层的厚度被控制成使得所述铜材料能够透过层间绝缘层扩散至高阻衬底。
[0008]在传统铜制程工艺中需要足够厚的TaN作为阻挡层以防止Cu扩散到硅衬底表面形成大量的复合中心而导致有源器件无法工作，然而该复合中心不但对只有被动器件的iro芯片没有影响，反而会由于复合中心的产生而大大提高了高阻衬底的表面电阻而大大提高了被动器件的性能。
[0009]优选地，底部阻挡层的厚度不大于200埃。
[0010]优选地，底部阻挡层的厚度不大于150埃。
[0011]优选地，侧壁阻挡层和底部阻挡层的材料为氮化钽(TaN)。
[0012]优选地，侧壁阻挡层的厚度不大于200埃。
[0013]优选地，侧壁阻挡层的厚度不大于150埃。
[0014]优选地，高阻衬底是高阻硅衬底；层间绝缘层为二氧化硅层。
[0015]优选地，所述提高整合被动高阻衬底铜电感的射频性能的方法还包括在所述铜材料的上部形成顶部阻挡层，而且所述顶部阻挡层的厚度不大于200埃。
[0016]优选地，所述顶部阻挡层的厚度不大于150埃。
[0017]本发明通过使铜扩散到高阻衬底来产生大量的复合中心，从而有效地降低了高阻衬底中由于反型或积累而在表面形成导电层，同时复合中心会大大降低电荷的迁移率，在两者同时作用的结果下从而增大高阻衬底的表面电阻，进而改进电感的射频性能。
[0018]进一步地，本发明通过使得底部阻挡层、侧部阻挡层和/或顶部阻挡层的厚度必然相对较小，降低了铜材料的表面电阻而减缓了趋肤效应的影响，进一步有利于进而改进电感的射频性能。
【附图说明】
[0019]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0020]图1至图4示意性地示出了根据本发明优选实施例的提高整合被动高阻衬底铜电感的射频性能的方法的各个步骤。
[0021]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0022]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0023]图1至图4示意性地示出了根据本发明优选实施例的提高整合被动高阻衬底铜电感的射频性能的方法的各个步骤。
[0024]具体地说，如图1至图4所示，根据本发明优选实施例的提高整合被动高阻衬底铜电感的射频性能的方法包括:
[0025]如图1所示，在高阻衬底10 (优选的，高阻衬底10是高阻硅衬底)上形成层间绝缘层20。优选的，层间绝缘层2为二氧化硅层。而且优选地，“高阻(硅)衬底”是电阻率大于或等于100欧姆.厘米的(硅)衬底。
[0026]如图2所示，随后在层间绝缘层20上形成介质层30，并且在介质层30中形成凹槽31 ；
[0027]如图3所示，在凹槽31的侧壁形成侧壁阻挡层41，并且在凹槽31的底部形成底部阻挡层42。优选地，侧壁阻挡层41和底部阻挡层42的材料为氮化钽TaN。
[0028]如图4所示，在形成有侧壁阻挡层41和底部阻挡层42的凹槽中填充用于形成电感的铜材料50。
[0029]其中，底部阻挡层42的厚度被控制成使得所述铜材料50能够透过层间绝缘层20扩散至高阻衬底10。
[0030]优选地，底部阻挡层42的厚度不大于200埃，进一步优选地，底部阻挡层42的厚度不大于150埃。
[0031]由此，控制TaN厚度，通过使铜扩散到高阻衬底来产生大量的复合中心，从而有效地降低了高阻衬底中由于反型或积累而在表面形成导电层，同时复合中心会大大降低电荷的迁移率，在两者同时作用的结果下从而增大高阻衬底的表面电阻，进而改进电感的射频性能。
[0032]另一方面，为了使得所述铜材料50能够透过层间绝缘层20扩散至高阻衬底10，底部阻挡层42的厚度必然相对较小，从而相对于底部阻挡层42的厚度较大的情况降低了铜材料的表面电阻，进一步有利于进而改进电感的射频性能。
[0033]而且，在优选实施例中，侧壁阻挡层41的厚度不大于200埃，进一步优选地，侧壁阻挡层41的厚度不大于150埃。这样，也可以通过使得侧壁阻挡层41的厚度相对较小来增加铜的扩散以及降低铜材料的表面电阻，进一步有利于进而改进电感的射频性能。
[0034]而且，虽然未在附图中示出，但是可以理解的是，后续会在所述铜材料50的上部形成顶部阻挡层(材料优选地为氮化钽TaN)，同样优选地，顶部阻挡层的厚度不大于200埃，进一步优选地，顶部阻挡层的厚度不大于150埃。这样，也可以通过使得顶部阻挡层的厚度相对较小来降低铜材料的表面电阻，进一步有利于进而改进电感的射频性能。
[0035]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于包括: 在高阻衬底上形成层间绝缘层； 在层间绝缘层上形成介质层，并且在介质层中形成凹槽； 在凹槽的侧壁形成侧壁阻挡层，并且在凹槽的底部形成底部阻挡层； 在形成有侧壁阻挡层和底部阻挡层的凹槽中填充用于形成电感的铜材料； 其中，底部阻挡层的厚度被控制成使得所述铜材料能够透过层间绝缘层扩散至高阻衬 。2.根据权利要求1所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，底部阻挡层的厚度不大于200埃。3.根据权利要求2所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，底部阻挡层的厚度不大于150埃。4.根据权利要求1至3之一所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，侧壁阻挡层和底部阻挡层的材料为氮化钽TaN。5.根据权利要求1至3之一所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，侧壁阻挡层的厚度不大于200埃。6.根据权利要求5所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，侧壁阻挡层的厚度不大于150埃。7.根据权利要求1至3之一所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，高阻衬底是高阻硅衬底；层间绝缘层为二氧化硅层。8.根据权利要求1至3之一所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于还包括在所述铜材料的上部形成顶部阻挡层，而且所述顶部阻挡层的厚度不大于200埃。9.根据权利要求8所述的提高整合被动高阻衬底铜电感的射频性能的方法，其特征在于，所述顶部阻挡层的厚度不大于150埃。
【专利摘要】一种提高整合被动高阻衬底铜电感的射频性能的方法，包括：在高阻衬底上形成层间绝缘层；在层间绝缘层上形成介质层，并且在介质层中形成凹槽；在凹槽的侧壁形成侧壁阻挡层，并且在凹槽的底部形成底部阻挡层；在形成有侧壁阻挡层和底部阻挡层的凹槽中填充用于形成电感的铜材料；其中，底部阻挡层的厚度被控制成使得所述铜材料能够透过层间绝缘层扩散至高阻衬底。
【IPC分类】H01L21/60
【公开号】CN105470152
【申请号】CN201410465845
【发明人】黎坡, 林伟铭, 莘海维, 孔蔚然
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月6日
【申请日】2014年9月12日