半导体鳍状物包括对衬底中的半导体鳍状物进行蚀刻。该方法还包括在衬底中形成第二相反导电类型的掺杂区，该第二相反导电类型的掺杂区在第一导电类型的亚掺杂区下方并且与第一导电类型的亚掺杂区接触。
[0067]在一个实施例中，该方法还包括:在形成栅极电极之前，在半导体鳍状物周围和在衬底之上形成浅沟槽隔离(STI)区。半导体鳍状物在该STI区之上突出。
[0068]在一个实施例中，形成源极区还包括在半导体鳍状物的凹进部分上形成第一导电类型的第一外延区，并且形成漏极区还包括在半导体鳍状物的最上部分的一部分上形成第一导电类型的第二外延区。
[0069]在一个实施例中，形成亚掺杂区包括使用固态掺杂源层。
[0070]在一个实施例中，形成栅极电极包括形成虚设栅极电极。该方法还包括
[0071]通过替代栅极工艺来形成永久栅极电极。
[0072]在一个实施例中，该方法还包括由源极区、漏极区、以及栅极电极形成N-型垂直鳍式-FET器件。
[0073]在一个实施例中，形成N-型垂直鳍式-FET器件包括形成三栅极器件。
【主权项】
1.一种半导体器件，包括: 设置在衬底上方的半导体鳍状物，所述半导体鳍状物具有凹进部分和最上部分； 源极区，所述源极区设置在所述半导体鳍状物的所述凹进部分中； 漏极区，所述漏极区设置在所述半导体鳍状物的所述最上部分中；以及 栅极电极，所述栅极电极设置在所述半导体鳍状物的所述最上部分上方，并且位于所述源极区与所述漏极区之间。2.根据权利要求1所述的半导体器件，还包括基本上垂直的沟道区，所述沟道区设置在所述源极区与所述漏极区之间并且受所述栅极电极电控制。3.根据权利要求1所述的半导体器件，其中，所述漏极区包括设置在所述半导体鳍状物的所述最上区域中的第一导电类型的上部掺杂区，并且所述源极区包括所述第一导电类型的下部掺杂区，所述下部掺杂区设置在所述半导体鳍状物中，并且位于所述半导体鳍状物的所述凹进部分的下方。4.根据权利要求3所述的半导体器件，其中，所述半导体鳍状物设置在块状半导体衬底上，并且其中，所述第一导电类型的所述下部掺杂区进一步被设置在所述块状半导体衬底的上部部分中，所述半导体器件还包括: 设置在所述块状半导体衬底中的第二相反导电类型的掺杂区，所述第二相反导电类型的掺杂区位于所述第一导电类型的所述下部掺杂区下方并且与所述第一导电类型的所述下部掺杂区接触。5.根据权利要求3所述的半导体器件，其中，所述半导体器件是N-型器件，并且其中，所述第一导电类型是N-型。6.根据权利要求1所述的半导体器件，其中，所述漏极区包括设置在所述半导体鳍状物的所述最上部分上的第一外延区，并且所述源极区包括设置在所述半导体鳍状物的所述凹进部分上的第二外延区。7.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物包括另一个最上部分，并且其中，所述半导体鳍状物的所述凹进部分被设置在所述最上部分与所述另一个最上部分之间，所述半导体器件还包括: 第二漏极区，所述第二漏极区设置在所述半导体鳍状物的所述另一个最上部分中；以及 第二栅极电极，所述第二栅极电极设置在所述半导体鳍状物的所述另一个最上部分上方，并且位于所述源极区与所述第二漏极区之间。8.根据权利要求1所述的半导体器件，其中，所述半导体器件是三栅极器件。9.一种N-型垂直鳍式-FET器件，包括: 设置在块状硅衬底上的硅鳍状物，所述硅鳍状物具有凹进部分和最上部分； 源极区，所述源极区设置在所述硅鳍状物的所述凹进部分中； 漏极区，所述漏极区设置在所述硅鳍状物的所述最上部分中； N-型栅极电极，所述N-型栅极电极设置在所述硅鳍状物的所述最上部分上方，并且位于所述源极区与所述漏极区之间；以及 基本上垂直的沟道区，所述基本上垂直的沟道区设置在所述源极区与所述漏极区之间，并且受所述N-型栅极电极电控制。10.根据权利要求9所述的N-型垂直鳍式-FET器件，其中，所述漏极区包括设置在所述硅鳍状物的所述最上部分中的上部N-型掺杂区，并且所述源极区包括设置在所述硅鳍状物中的下部N-型掺杂区，所述下部N-型掺杂区位于所述硅鳍状物的所述凹进部分下方并且在所述块状硅衬底的上部部分中。11.根据权利要求10所述的N-型垂直鳍式-FET器件，还包括: 设置在所述块状硅衬底中的P-型掺杂区，所述P-型掺杂区位于所述下部N-型掺杂区下方并且与所述下部N-型掺杂区接触。12.根据权利要求10所述的N-型垂直鳍式-FET器件，其中，所述漏极区还包括设置在所述硅鳍状物的所述最上部分上的第一N-型外延硅区，并且所述源极区还包括设置在所述硅鳍状物的所述凹进部分上的第二 N-型外延硅区。13.根据权利要求9所述的N-型垂直鳍式-FET器件，其中，所述硅鳍状物包括另一个最上部分，并且其中，所述硅鳍状物的所述凹进部分设置在所述最上部分与所述另一个最上部分之间，所述N-型垂直鳍式-FET器件还包括: 第二漏极区，所述第二漏极区设置在所述硅鳍状物的所述另一个最上部分中；以及 第二 N-型栅极电极，所述第二 N-型栅极电极设置在所述硅鳍状物的所述另一个最上部分上方，并且位于所述源极区与所述第二漏极区之间。14.根据权利要求9所述的N-型垂直鳍式-FET器件，其中，所述N-型垂直鳍式-FET器件是三栅极器件。15.—种制造半导体器件的方法，包括: 在衬底上方形成半导体鳍状物； 在所述半导体鳍状物的底部中形成第一导电类型的亚掺杂区； 在所述半导体鳍状物的顶部中形成所述第一导电类型的上部掺杂区，所述上部掺杂区与所述亚掺杂区间隔开； 在所述半导体鳍状物上方形成栅极电极； 对所述半导体鳍状物进行蚀刻，以提供所述半导体鳍状物的凹进部分和最上部分； 在所述半导体鳍状物的所述凹进部分中形成源极区，所述源极区包括所述亚掺杂区的至少一部分;并且 在所述半导体鳍状物的所述最上部分中形成漏极区，所述漏极区包括所述上部掺杂区的至少一部分， 其中，所述栅极电极位于所述源极区与所述漏极区之间。16.根据权利要求15所述的方法，其中，形成所述半导体鳍状物包括对所述衬底中的所述半导体鳍状物进行蚀刻，所述方法还包括: 在所述衬底中形成第二相反导电类型的掺杂区，所述第二相反导电类型的掺杂区位于所述第一导电类型的所述亚掺杂区下方并且与所述第一导电类型的所述亚掺杂区接触。17.根据权利要求15所述的方法，还包括: 在形成所述栅极电极之前，在所述半导体鳍状物周围并且在所述衬底上方形成浅沟槽隔离(STI)区，其中，所述半导体鳍状物在所述STI区上方突出。18.根据权利要求15所述的方法，其中，形成所述源极区还包括在所述半导体鳍状物的所述凹进部分上形成所述第一导电类型的第一外延区，并且其中，形成所述漏极区还包括在所述半导体鳍状物的所述最上部分的一部分上形成所述第一导电类型的第二外延区。19.根据权利要求15所述的方法，其中，形成所述亚掺杂区包括使用固态掺杂源层。20.根据权利要求15所述的方法，其中，形成所述栅极电极包括形成虚设栅极电极，所述方法还包括: 通过替代栅极工艺来形成永久栅极电极。21.根据权利要求15所述的方法，还包括:由所述源极区、所述漏极区、以及所述栅极电极形成N-型垂直鳍式-FET器件。22.根据权利要求21所述的方法，其中，形成所述N-型垂直鳍式-FET器件包括形成三栅极器件。
【专利摘要】描述了用于片上系统(SoC)应用的垂直非平面半导体器件以及制造垂直非平面半导体器件的方法。例如，半导体器件包括被设置在衬底之上的半导体鳍状物，该半导体鳍状物具有凹进部分和最上部分。源极区被设置在半导体鳍状物的凹进部分中，漏极区被设置在半导体鳍状物的最上部分中。栅极电极被设置在半导体鳍状物的最上部分上方，栅极电极位于源极区与漏极区之间。
【IPC分类】H01L21/336
【公开号】CN105493252
【申请号】CN201380079123
【发明人】C-H·简, W·M·哈菲兹, C·蔡, J-Y·D·叶, J·朴
【申请人】英特尔公司
【公开日】2016年4月13日
【申请日】2013年9月26日
【公告号】US20160211369, WO2015047281A1