用于finfet架构的用固态扩散源掺杂的隔离阱的制作方法
【技术领域】
[0001 ]本发明的实施例总体上涉及集成电路(1C)，并且更具体而言涉及FinFET的阱杂质掺杂。
【背景技术】
[0002]单片1C一般包括若干晶体管，例如制造于平面衬底(例如硅晶片)之上的金属氧化物半导体场效应晶体管(M0SFET)。片上系统(SoC)架构在模拟和数字电路两者中都使用了晶体管。高速模拟和数字电路的单片集成可能存在问题，其部分原因在于数字开关可能引发衬底噪声，所述噪声可能限制模拟电路的精确度和线性度。因此，较高的衬底隔离度对于SoC性能的提尚是有利的。
[0003]图1A示出了可以用于测量第一端口(端口1)与第二端口(端口2)之间的衬底隔离度的单片器件结构101的布置。一般地，将信号Si施加到端口 1，并在端口 2测量对应的噪声信号S2的强度，其中，隔离度被定义为两个信号强度的比率(Ss/SD。可以提供诸如保护环110的保护环结构以及诸如深阱120的阱隔离结构来提高衬底隔离度。如图所示，保护环110形成了P/N/P杂质类型区，从而确保了反向二极管包围任何噪声敏感电路(例如，模拟电路中的一个或多个晶体管)。这种保护环结构可以使隔离度提高20dB或更多。可以利用示例性深阱120进一步提高衬底隔离度，所述示例性深阱包括设置在保护环110内的ρ阱下方的η型区(例如，可以在其中设置η型晶体管)。如三阱工艺中经常出现的，可以使保护环110和深阱120的η型区连续，以进一步提高端口 1与端口 2之间的衬底隔离度。相对于单独使用保护环结构的情况，这种深阱隔离可以使隔离度提高35dB或更多。
[0004]深阱结构通常是通过离子注入来制造的，例如，对于η阱而言利用高能量磷注入。需要高能量来实现足够的阱深度，该深度可以是在衬底的顶表面下方数百纳米，尤其是如图1Β中所描绘的上层有源器件硅具有非平面(例如，finFET)架构102的地方。然而，这种注入过程可能损坏上覆有源器件硅150，并且还与注入的物质浓度分布相关联，所述浓度分布可能对器件缩放造成限制。
[0005]因此，提供良好隔离度并且适于非平面器件架构的器件结构和阱掺杂技术将是有利的。
【附图说明】
[0006]在附图中通过示例的方式而非限制的方式对本文中所描述的材料进行例示说明。为了例示的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，如果认为合适，在附图中重复使用附图标记以指示对应或相似的元件。在附图中:
[0007]图1A是用于评估单片半导体器件的两个区域之间的隔离度水平的常规结构的截面图；
[0008]图1B是描绘用于在单片半导体器件的子鳍状物区中形成隔离阱的常规注入技术的常规结构的截面图；
[0009]图2A是根据实施例的具有finFET架构的集成微电子器件的平面图，所述finFET架构具有用于隔离阱掺杂的固态扩散源；
[0010]图2B是根据实施例的沿图2A的集成微电子器件中所描绘的B-B’平面的截面图；
[0011]图2C是根据实施例的沿图2A的集成微电子器件中所描绘的C-C’平面的截面图；
[0012]图2D是根据实施例的沿图2A的集成微电子器件中所描绘的D-D’平面的截面图；
[0013]图3是根据实施例的例示形成具有finFET架构的集成微电子器件的方法的流程图，所述finFET架构具有用于隔离阱掺杂的固态扩散源；
[0014]图4是根据实施例的进一步例示形成具有finFET架构的集成微电子器件的方法的流程图，所述finFET架构具有用于阱掺杂的多个固态扩散源；
[0015]图5A、5B、5C、5D、5E、5F、5G、5H、5I和5J是根据实施例的按照图4中所示的特定制造操作的演变的finFET的截面图，执行图4中所示的特定制造操作以获得图2A中所示的架构。
[0016]图6示出了根据本发明的实施例的采用具有与finFET的子鳍状物区的一部分相邻的隔离杂质源膜的单片1C的移动计算平台和数据服务器机器;以及
[0017]图7是根据本发明实施例的电子计算设备的功能方框图。
【具体实施方式】
[0018]参考附图对一个或多个实施例进行描述。尽管详细描绘并讨论了具体构造和布置，但是应当理解的是这仅是出于说明性的目的。相关领域的技术人员应当认识到在不背离本说明书的精神和范围的情况下其它构造和布置也是可能的。对于相关领域技术人员而言显而易见的是，本文中描述的技术和/或布置可以用于除本文中详细描述的系统和应用以外的多种其它系统和应用中。
[0019]在以下【具体实施方式】中参考附图，附图形成了本说明书的一部分并且示出了示例性实施例。此外，要理解的是可以使用其它实施例，并且可以在不脱离所要求保护的主题的情况下做出结构和/或逻辑变化。还应当指出，例如，上、下、顶部、底部等方向和引用仅可以用于方便描述附图中的特征而不是要限制所要求保护的主题的应用。因此，不应以限定的意义考虑以下【具体实施方式】，并且所要求保护的主题的范围仅由所附权利要求及其等同物限定。
[0020]在以下描述中，阐述了很多细节，然而对于本领域技术人员而言显而易见的是可以在没有这些具体细节的情况下实践本发明。在一些实例中，以方框图的形式而非以细节的形式示出公知的方法和器件，以避免使本发明难以理解。在整个本说明书中对“实施例”或“一个实施例”的引用表示在本发明的至少一个实施例中包括结合所述实施例描述的特定特征、结构、功能、或特性。因而，在整个本说明书中的各处出现的短语“在实施例中”或“在一个实施例中”不一定指的是本发明的相同实施例。此外，可以在一个或多个实施例中以任何适合的方式结合所述特定特征、结构、功能、或特征。例如，只要是在与第一和第二实施例相关联的特定特征、结构、功能、或特点互不排斥的地方，就可以使这两个实施例相结入口 ο
[0021]如本发明的说明书和所附权利要求中所使用的，单数形式“一”和“所述”旨在同样包括复数形式，除非上下文明确地另行指示。还应当理解的是，本文中所使用的术语“和/或”指的是并且包含相关联的列举项中的一个或多个项的任何以及所有可能的组合。
[0022]在本文中，术语“耦合”和“连接”连同其派生词可以用于描述部件之间的功能或结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接(在它们之间具有其它中间元件)物理、光学或电接触和/或两个或更多元件彼此合作或相互作用(例如，如因果关系中的情况)。
[0023]本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”
指的是一个部件或材料层相对于其它部件或层的相对位置，其中，这种物理关系是值得注意的。例如，在材料层的背景下，设置在一层之上或之下的另一个层可以直接与所述层接触或者可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与所述第二层直接接触。在部件组件的背景下可以做出类似的区分。
[0024]如在整个本说明书和权利要求中所使用的，通过术语“……中的至少一个”或者“……中的一个或多个”加入的项目的列表可以指所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A、B、C、A和B、A和C、B和C或者A、B、和C。
[0025]如将在下文中更详细地描述的，沿非平面半导体鳍状物结构的一部分形成至少一个杂质源膜。所述杂质源膜可以用作至少一个类型的杂质源，所述杂质在从源膜扩散到半导体鳍状物中之后变得具有电活性。在一个这种实施例中，杂质源膜被设置为与设置在鳍状物的有源区与衬底之间的子鳍状物区的一部分的侧壁表面相邻，并且比有源区更接近衬底。在其它实施例中，杂质源膜可以提供掺杂剂源，所述掺杂剂使所述子鳍状物区相对于衬底的区域被互补掺杂，从而形成P/N结，所述P/N结是将有源鳍状物区与衬底的区域电隔离的隔离结构的至少一部分。
[0026]如还将在下文中更详细地描述的，具有finFET架构的集成微电子器件可以依赖于固态扩散源，其中，杂质源膜形成为与接近衬底的子鳍状物区的一部分的侧壁相邻。第二膜可以形成在与子鳍状物的一部分的侧壁相邻的杂质源膜之上，所述子鳍状物区比衬底更接近有源区。第二膜可以是未掺杂的隔离电介质或第二杂质源膜。将掺杂剂从(多个)杂质源膜驱入接近源膜的子鳍状物区的部分中。随后为鳍状物的有源区形成栅极叠置体和源极/漏极。
[0027]在实施例中，集成微电子器件包括衬底和设置在衬底上的多个晶体管。至少一个晶体管包括从衬底延伸的非平面半导体鳍状物(即finFET)。图2A是根据实施例的集成微电子器件200的平面图，集成微电子器件200具有带有finFET架构的晶体管，并且至少部分地依赖于用于隔离阱掺杂的固态扩散。微电子器件200设置在衬底205上，所述衬底可以是本领域中已知的适于形成1C的任何衬底，例如但不限于:半导体衬底、绝缘体上半导体(SOI)衬底、或绝缘体衬底(例如，蓝宝石)等、和/或它们的组合。在一个示例性实施例中，衬底205包括大体上单晶的半导体，例如但不限于硅。尽管衬底205可以是η型或ρ型导电性，但是在示例性实施例中，衬底205具有ρ型导电性，并且可以包括设置在非故意掺杂的硅衬底上的电阻式Ρ型硅外延层。非平面半导体体块或“鳍状物”201、202从第一衬底区211延伸，并且鳍状物203和204从第二衬底区212延伸。有利地，鳍状物201-204是大体上单晶的，并且具有与衬底205相同的晶体取向。然而，多晶鳍状物实施例也是有可能的，因为本发明的实施例并不明显受鳍