导电配线的制作方法
【技术领域】
[0001]本发明有关于一种导电配线的制作方法，尤指一种厚膜导电配线的制作方法。
【背景技术】
[0002]近年随电子技术的进展，供搭载诸如半导体组件、集成电路、电子零件等之用的配线基板，除小型化(Miniaturizat1n)之外，也朝者高积体化、高输出化及高速化急速发展。尤其，上述的配线基板的制作过程也朝者金属配线细微化开发。例如，当在基板上形成诸如铜等金属配线之际，一般可以采用溅镀成膜与电解电镀等制作过程。
[0003]当以习知技术在基板上制作厚膜金属配线时，因金属配线的厚度会影响蚀刻能力，往往因蚀刻不洁影响产品制作良率，甚至无法制作出预期铜厚、配线间距的产品。
【发明内容】
[0004]本发明实施例在于提供一种厚膜导电配线的制作方法。
[0005]本发明其中一实施例所提供的一种导电配线的制作方法，提供一基板，该基板的上表面形成有一导电层。接着，将导电层进行图案化处理，以形成至少一导电图案于基板的上表面，其中，两两导电图案之间形成一第一凹槽区域，该第一凹槽区域的深度小于导电层的厚度，在第一凹槽区域内残留有部分的导电层。然后，于导电层上形成至少一第一牺牲图案，其中，第一牺牲图案至少填入第一凹槽区域内，第一牺牲图案在厚度方向上凸出于导电图案的上表面，两两第一牺牲图案之间形成一第二凹槽区域，且第二凹槽区域暴露至少一部分的导电图案。然后，将导电层进行电镀处理，使第二凹槽区域所暴露的导电图案增厚。最后，移除第一牺牲图案，并且，移除第一凹槽区域内所残留的导电层。
[0006]通过本发明实施例所提供的导电配线的制作方法，可不受限于蚀刻能力而制作出配线密度高、配线宽度窄的厚膜导电配线。
[0007]为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图仅提供参考与说明用，并非用来对本发明加以限制者。
【附图说明】
[0008]图1A至图1H示出本发明一实施例的导电配线的制作方法的步骤流程。
[0009]图2为本发明另一实施例的导电配线的制作方法的步骤流程图。
[0010]附图标记说明
[0011]I基板
[0012]101基板的上表面
[0013]2、2’导电层
[0014]21、21’ 导电图案
[0015]201、201’ 上表面
[0016]3、3’ 第一凹槽区域
[0017]4第一牺牲层
[0018]41第一牺牲图案
[0019]401上表面
[0020]5第二凹槽区域
[0021]6蚀刻阻挡层
[0022]7第二牺牲图案
[0023]H1、H3高度
[0024]H2厚度
[0025]SI ?S6 步骤
【具体实施方式】
[0026]请参阅图1A至图1H，图1A至图1H为本发明一实施例的具有导电配线的基板在制作过程中的侧视示意图，并且，图1A至图1H显示本发明一实施例的导电配线的制作方法的步骤流程。
[0027]请参考图1A，首先，提供一个基板I。基板I的种类可依据实际需求而选择。例如，当导电配线的制作方法是应用于半导体领域中，基板I可为含硅的半导体晶圆；在其它应用上，基板I可以是线路基板，而基板I的材料可以是聚碳酸酯(polycarbonate,PC)、聚碳酸酯与丙烯腈-丁二烯-苯乙烯共聚物(Acrylonitrile Butadiene Styrene, ABS)或含有玻璃纤维的材料。基板I也可以是玻璃基板。
[0028]如图1A所示，基板I的上表面101形成有导电层2。形成导电层2的方式可采用例如铜膏印刷、喷涂(Spray coating)、无电锻法(electroless plating)或減锻法(Sputtering)等常见的导电材料涂布法,也可采用粘贴导电胶带或铜箱等方式,但不以此为限。
[0029]接着，为了将导电层2进行图案化处理，以形成导电图案21于该基板I的上表面101，可对导电层2进行第一次的蚀刻处理。该蚀刻处理可以采湿式蚀刻的方式。详细而言，参考图1A至图1C，可先于导电层2上形成牺牲图案，例如图1B所示的第二牺牲图案7。第二牺牲图案7可使用干墨，而形成第二牺牲图案7的方式例如包括曝光及显影等程序。
[0030]然后，通过第二牺牲图案7蚀刻导电层2，也就是说，针对导电层2没有被第二牺牲图案7覆盖而裸露出来的部分进行蚀刻(例如，进行咬铜处理)，以图案化导电层2。最后，再移除第二牺牲图案7。值得一提的是，在上述蚀刻导电层2的步骤中，裸露出来的导电层2仅有一部分的厚度被蚀刻，也就是说，裸露出来的导电层2仍然残留有一部分的厚度。
[0031]综上，导电图案21可形成于基板I的上表面101，如图1C所示，两两导电图案21之间可形成第一凹槽区域3，该第一凹槽区域3的深度小于导电层2的厚度，在第一凹槽区域3内残留有部分的导电层2。形成于基板I上表面101的导电层2可藉由第一凹槽区域3内所残留有的厚度而全面导通，以利后续的电镀处理。
[0032]于本发明另一未绘示的实施例中，蚀刻处理可以采干式蚀刻的方式，以激光烧蚀导电层2，进而将该导电层2进行图案化处理。具体而言，可依据实际需求，例如依据导电层2的材质、导电层2的初始厚度或者导电层2于第一凹槽区域3内的残留厚度H2等，对激光能量与激光的扫描时间做调整，以避免激光烧蚀过量而使第一凹槽区域3暴露出基板I的上表面101，或避免激光能量不足而使第一凹槽区域3未达到预期的深度。
[0033]接着，参考图1D，于导电层2上形成第一牺牲图案41，第一牺牲图案41是至少填入第一凹槽区域3内，并且，第一牺牲图案41在厚度方向上是凸出于导电图案21的上表面201。亦即，第一牺牲图案41在厚度方向上的高度H3是大于导电图案21在厚度方向上的高度H1。第一牺牲图案41在厚度方向上的高度H3亦为第一牺牲图案41的上表面401至基板I的上表面101的垂直距离，而导电图案21在厚度方向上的高度Hl亦为导电图案21的上表面201至基板I的上表面101的垂直距离。此外，第一牺牲图案41的侧壁形成第二凹槽区域5，该第二凹槽区域5可暴露出一部分的导电图案21。
[0034]以下详细说明于导电层2上形成第一牺牲图案41的实施方式。举例来说，可先于导电层2上整面性地形成一层第一牺牲层4，其中，第一牺牲层4可填满第一凹槽区域3。然后，将第一牺牲层4进行图案化处理，使第一牺牲层4形成第一牺牲图案41。第一牺牲层4可使用干墨，而图案化第一牺牲图案41的方式例如包括曝光及显影等程序。
[0035]由此，第一牺牲图案41可对应于第一凹槽区域3而形成于第一凹槽区域3内所残留的导电层2上。如图1D所示，本实施例中，第一牺牲图案41可填满第一凹槽区域3，且第一牺牲图案41的侧壁与导电图案21的侧壁可部分切齐，换言之，第二凹槽区域5可暴露