晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002]随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS (Metal Oxide Semiconductor,金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。
[0003]对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。
[0004]为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。
[0005]然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。
【发明内容】
[0006]本发明解决的问题是提高所形成的晶体管的性能。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底；在衬底表面形成伪栅极膜；在所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，所述未掺杂区位于所述掺杂区底部；在所述伪栅极膜内掺杂离子之后，刻蚀部分所述伪栅极膜直至暴露出衬底表面为止，在所述衬底表面形成伪栅极层，所述伪栅极层包括未掺杂区、以及位于未掺杂区表面的掺杂区；对所述伪栅极层的侧壁进行减薄，使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷；在对所述伪栅极层的侧壁进行减薄之后，在所述伪栅极层两侧的衬底内形成源漏区；在形成源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极层的侧壁，且所述介质层的表面与所述伪栅极层的表面齐平；去除所述伪栅极层，在所述介质层内形成第一开口 ；在所述第一开口内形成栅极。
[0008]可选的，所述伪栅极膜的材料为硅；在所述伪栅极膜内掺杂的离子为硼离子；所述掺杂区的厚度小于300埃。
[0009]可选的，所述伪栅极膜的材料为无定形硅或多晶硅；所述伪栅极膜的厚度为500埃?1500埃，形成工艺为化学气相沉积工艺或物理气相沉积工艺。
[0010]可选的，对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液的温度小于40°c。
[0011]可选的，在所述伪栅极膜内掺杂离子的工艺为离子注入工艺，注入能量小于6KeV，注入剂量大于lE15atoms/cm2。
[0012]可选的，还包括:在所述离子注入工艺之后，采用退火工艺激活所述伪栅极膜内掺杂的离子；所述退火工艺为尖峰退火，退火温度为900°C?1100°C，退火时间为5秒?30秒。
[0013]如权利要求1所述的晶体管的形成方法，其特征在于，对所述伪栅极层的侧壁进行减薄的厚度为3纳米?6纳米。
[0014]可选的，所述刻蚀伪栅极膜并形成伪栅极层的工艺包括:在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成伪栅极层的对应位置和结构；以所述掩膜层为掩膜，刻蚀所述伪栅极膜并形成伪栅极层。
[0015]可选的，所述掩膜层的材料包括SiN、Si0N、Si0BN、S1CN中的一种或多种组合；所述掩膜层的厚度为50埃?200埃；所述掩膜层的形成工艺包括:在伪栅极膜表面形成掩膜材料膜；刻蚀部分掩膜材料膜直至暴露出伪栅极膜表面，形成掩膜层；所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。
[0016]可选的，刻蚀部分所述伪栅极膜以形成栅极层的工艺为湿法刻蚀工艺、各向异性的干法刻蚀工艺中的一种或两种组合。
[0017]可选的，还包括:在形成源漏区之前，在所述伪栅极层的侧壁表面形成侧墙；在所述伪栅极层和侧墙两侧的衬底内形成源漏区；所述侧墙的材料包括SiN、S1N, S1BN,S1CN中的一种或多种组合；所述侧墙的厚度为20埃?100埃；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺。
[0018]可选的，在对所述伪栅极层的侧壁进行减薄之后，形成介质层之前，在所述伪栅极层两侧的衬底内形成应力层；在所述应力层内掺杂P型离子或N型离子形成源漏区；所述应力层的形成方法包括:在所述伪栅极层两侧的衬底内形成第二开口 ；采用选择性外延沉积工艺在所述第二开口内形成应力层。
[0019]可选的，所述应力层的材料为硅锗或碳化硅。
[0020]可选的，所述介质层的形成工艺包括:在所述衬底和伪栅极层表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层表面为止，形成介质层。
[0021]可选的，所述介质膜的形成工艺为流体化学气相沉积工艺、高深宽比沉积工艺中的一种或两种组合。
[0022]可选的，所述栅极的形成工艺包括:在所述介质层表面和第一开口内形成栅极膜，所述栅极膜填充满所述第一开口 ；平坦化所述栅极膜直至暴露出介质层表面，形成栅极。
[0023]可选的，还包括:在所述平坦化工艺暴露出所述介质层表面之后，平坦化所述栅极和介质层，使所述栅极和介质层的厚度减小，所述栅极和介质层减小的厚度大于或等于所述掺杂区的厚度。
[0024]可选的，还包括:在形成所述伪栅极膜之前，在衬底表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅极膜；所述伪栅介质膜的材料为氧化硅，形成工艺为热氧化工艺或化学气相沉积工艺，厚度为5埃?30埃；刻蚀部分所述伪栅极膜以形成伪栅极层的工艺停止于所述伪栅介质膜表面；在去除所述伪栅极层之后，去除第一开口底部的伪栅介质膜。
[0025]可选的，所述衬底包括第一区域和第二区域，所述第一区域和第二区域之间的衬底内具有隔离结构；所述伪栅极层分别位于所述衬底的第一区域和第二区域表面；在第一区域的源漏区内掺杂有P型离子；在第二区域的源漏区内掺杂有N型离子。
[0026]可选的，所述衬底为平面基底；或者，所述衬底包括基底、以及位于基底表面的鳍部，所述伪栅极层横跨于所述鳍部的侧壁和顶部表面。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的形成方法中，在衬底表面形成伪栅极膜之后，刻蚀所述伪栅极膜形成伪栅极层之前，对所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，而位于所述掺杂区底部不具有掺杂离子的部分伪栅极膜则形成未掺杂区。在后续刻蚀伪栅极膜并形成伪栅极层之后，所述伪栅极层也包括未掺杂区、以及位于未掺杂区表面的掺杂区，由于所述掺杂区和未掺杂区之间具有刻蚀选择性，在对伪栅极层的侧壁进行减薄时，能够使所述减薄工艺对所述未掺杂区的减薄速率较大，而对所述掺杂区的减薄速率较小，从而能够使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷，因此能够使所述伪栅极层的底部尺寸小于顶部尺寸。在形成所述介质层并去除所述伪栅极层之后，在所述介质层内形成的第一开口内壁的形貌与所述伪栅极层的形貌一致，因此所形成的第一开口底部尺寸也小于顶部尺寸，则在所述第一开口内形成栅极的工艺难度降低，所述栅极的材料易于进入所述第一开口底部，而且所述栅极的材料难以在所述第一开口的顶部侧壁表面堆积，从而能够保证所述栅极的材料填充满所述第一开口，使得所形成的栅极内部均匀致密，避免了所形成的栅极内部形成空洞，从而使所述栅极的性能稳定。因此，所形成的晶体管的性能稳定、可靠性提高。
[0029]进一步，所述伪栅极膜的材料为硅，且在所述伪栅极膜内掺杂的离子为硼离子。当后续对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液对于掺杂硼离子的硅材料刻蚀速率较慢，而对于不具有掺杂离子的硅材料刻蚀速率较快，因此，能够在减薄所述伪栅极层的侧壁之后，使未掺杂区的侧壁相对于掺杂区的侧壁凹陷，从而使后续形成于介质层内的第一开口底部尺寸小于顶部尺寸，使形成于所述第一开口内的栅极内部致密均匀。
[0030]进一步，当在所述伪栅极膜内掺杂离子的工艺为离子注入工艺时，所述掺杂区的厚度由所述离子注入工艺的注入能量决定，通过调控所述离子注入的能量，能够精确控制所述掺杂区的厚度。当所述离子注入的能量小于6KeV时，能够控制所述掺杂区的厚度小于300埃，则不会因所