自对准接触制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种自对准接触制造方法。
【背景技术】
[0002]MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(prof i Ie)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。之后，刻蚀ILD形成暴露源漏区的接触孔，在接触孔中沉积金属材质形成接触插塞(plug)，完成源漏互连。
[0003]然而，随着器件集成度提高，器件特征尺寸持续缩减，栅极长度与源漏区的尺寸都在等比例缩减。当源漏区的尺寸较小例如亚20nm时，将会给接触(contact)工艺带来巨大挑战。这主要体现在对光刻的关键尺寸(⑶)以及重叠(overlay)有较高的要求。例如，为了降低接触本身的串联电阻，要求接触孔尺寸大体与源漏区尺寸接近。如果接触孔尺寸明显小于源漏区(特别是重掺杂源漏区SD)的尺寸，这对于光刻的关键尺寸要求较高，同时较小尺寸的接触孔本身串联电阻将较大。此外，由于接触孔与栅极之间距离减小，对接触孔光刻的重叠性要求较高。如果重叠较大会造成接触与栅极之间的短路。
[0004]为了解决这种问题，需要一种对光刻⑶和overlay要求相对较低的工艺。目前业界已经提出了自对准接触(SAC)工艺以及其他类似SAC工艺意图解决上述问题。
[0005]通常，SAC工艺包括后栅工艺中的假栅极堆叠图形化、形成源漏区、沉积ILD并移除假栅极堆叠形成栅极开口、在栅极开口中沉积栅极介质层以及双层金属栅极导电层。随后为了使得源漏接触能自对准的形成，采用回刻(etch-back)或者CMP工艺对金属栅极顶部进行凹陷处理，因为金属栅极两侧为栅极侧墙(通常为氮化硅材质)以及ILD，因此可以控制刻蚀工艺参数或者CMP研磨料的组分使其对于金属刻蚀、抛光速率较大，自对准的形成凹陷。在形成的凹陷中填充氮化硅等硬质材料作为顶部绝缘层和刻蚀停止层，并且随后CMP直至暴露ILD。随后，调整工艺参数进行刻蚀，由于金属栅极顶部有氮化硅硬质材质覆盖保护，垂直刻蚀仅针对低k材料、氧化硅等软质材料，去除了金属栅极、侧墙两侧的ILD直至暴露源漏极区域，形成了与栅极两侧源漏区尺寸大致相同的自对准的接触孔。这种工艺对于光刻的⑶误差控制以及overlay大小要求均较常规工艺小。
[0006]然而如上所述，为了避免光刻偏移较大时接触与栅极之间短路，需要自对准刻蚀栅极内部的金属，然后将刻蚀形成的空洞填充SiN作为绝缘材料并进行CMP。这样就要求栅极做的要足够高，否则回刻、CMP等凹陷工艺将去除大部分金属栅极，导致器件失效。而栅极高度增加，不利于其上方多层互连的小型化，并且提高了在ILD中栅极开口中沉积填充金属层的难度，容易形成气泡、孔洞等缺陷。同时增加了一步CMP，这将会增加工艺难度与工艺成本。
【发明内容】
[0007]由上所述，本发明的目的在于克服上述技术困难，提出一种新自对准接触孔制造方法，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。
[0008]为此，本发明提供了一种自对准接触制造方法，包括:在衬底上的第一层间介质层中形成栅极开口 ；在栅极开口中形成金属栅极；在金属栅极以及第一层间介质层上形成第二层间介质层；在第二层间介质层上形成位于金属栅极上方的掩模图形；以掩模图形为掩模，依次刻蚀第二层间介质层和第一层间介质层，直至暴露器件的源漏极区域，形成自对准的源漏接触孔。
[0009]其中，形成栅极开口的步骤进一步包括:在衬底上形成假栅极堆叠；在假栅极堆叠两侧的衬底中形成源漏极区域；在衬底上形成覆盖了假栅极堆叠的第一层间介质层；平坦化层间介质层直至暴露假栅极堆叠；选择性刻蚀去除假栅极堆叠，在第一层间介质层中留下栅极开口。
[0010]其中，栅极开口的侧壁具有栅极侧墙。
[0011]其中，第二层间介质层的材料与第一层间介质层的材料不同。
[0012]其中，第二层间介质层和/或栅极侧墙的致密性大于第一层间介质层。
[0013]其中，第二层间介质层的厚度小于金属栅极的高度。
[0014]其中，掩模图形的宽度等于或者接近于栅极侧墙宽度的两倍与金属栅极的宽度之和。
[0015]其中，源漏接触孔暴露栅极侧墙。
[0016]其中，刻蚀为一步刻蚀或两步刻蚀；或者刻蚀为干法刻蚀、湿法刻蚀及其组合。
[0017]其中，掩模图形为光刻胶、氧化硅、或ONO结构。
[0018]依照本发明的自对准接触制造方法，不对金属栅极凹陷而是直接在其顶部形成保护层，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。
【附图说明】
[0019]以下参照附图来详细说明本发明的技术方案，其中:
[0020]图1至图4为依照本发明的自对准接触的制造方法各步骤的剖视图。
【具体实施方式】
[0021]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制栅极线条精细度的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0022]以下参照图1?图4各个步骤的示意图，来详细描述本发明的技术方案。
[0023]如图1所示，在第一层间介质层中的栅极开口中沉积金属栅极导电层并平坦化，直至露出第一层间介质层。
[0024]具体地，先提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅
(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。在形成假栅极绝缘层之前，优选地，采用氟基溶液一一诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除假栅极绝缘层与衬底之间可能存在的氧化物，例如氧化硅薄层。
[0025]随后，采用CVD工艺，例如LPCVD、PECVD、HDPCVD等，在衬底I上沉积假栅极绝缘层(未示出)，其材质可以是氧化硅、高k材料及其组合。高k材料包括但不限于氮化物(例如SiN、A1N、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3,Ta2O5' T12, ZnO、ZrO2, HfO2, CeO2, Y2O3, La2O3)、钙钛矿相氧化物(例如 PbZrxTi1 x03 (PZT)、BaxSr1 J13 (BST)) ο假栅极绝缘层的厚度不能太厚，避免影响栅极形貌，优选地为I?5nm。
[0026]之后，采用CVD、PVD等常用工艺，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，形成假栅极层(未示出)，其材质可以是多晶硅、非晶硅、SiGe, S1:C、非晶锗、非晶碳等及其组合，优选地为多晶硅、非晶硅。
[0027]采用常用的光刻/刻蚀工艺来图案化假栅极层以及假栅极绝缘层，形成假栅极堆叠结构。直接以假栅极堆叠结构为掩模，进行低剂量、低能量的第一次源漏掺杂离子注入，在假栅极堆叠两侧的衬底I中形成轻掺杂的源漏延伸区1L。此外，还可以进行倾斜离子注入，形成晕状源漏掺杂区(Halo区，未示出)。在本发明另一实施例中，可以通过单独的外延生长、或者外延生长与离子掺杂的组合而形成延伸源漏区。此外，在源漏延伸区注入掺杂之前可以形成栅极侧墙以控制LDD结构与沟道区之间的间距，但是也可以不形成栅极侧墙而直接以栅极为掩膜。然而，如果采用外延生长方式在衬底表面上栅极侧墙两侧形成LDD结构，则必须先要在栅极两侧形成侧墙以避免LDD结构与假栅极中的多晶硅、非晶硅、以及SiGe等晶格常数相近的材料生长在一起而破坏器件结构。
[0028]在假栅极堆叠结构两侧形成栅极侧墙2，在栅极侧墙2两侧衬底中形成重掺杂的源漏区。采用LPCVD、PECVD、HDPCVD等工艺，在整个器件上沉积例如氮化硅、氮氧化硅、类金刚石无定形碳(DLC)的等较致密、硬度较大的绝缘材料并刻蚀形成栅极侧墙2。以栅极侧墙2为掩模，进行高剂量、高能量的第二次源漏掺杂离子注入，在栅极侧墙2两侧的衬底I重形成重掺杂的源漏区1H。在本发明另一实施例中，通过外延并且同时进行原位掺杂形成重掺杂源漏区，或者先外延生长源漏区然后再执行重掺杂离子注入而形成源漏区1H。优选地，栅极侧墙2可以为多层结构(图中未示出)，例如至少包括三层层叠结构，分别为内侧的与假栅极堆叠接触的第一栅极侧墙、第一栅极侧墙外侧的L型(具有纵向的第一部分以及横向的第二部分)的栅极侧墙间隔层、以及栅极侧墙间隔层外侧和之上的第二栅极侧墙(其位于栅极侧墙间隔层的纵向第一部分的外侧，并且位于栅极侧墙间隔层的横向第二部分上)。第一栅极侧墙的材质例如是非晶碳或者氮化硅，可以采用LPCVD、PECVD, HDPCVD工艺形成，并优选LPCVD制作的氮化硅。栅极侧墙间隔层例如是CVD法制备的氧化硅，以便提供与其他相邻层的高刻蚀选择比，从而控制栅极/侧墙的形貌。第二栅极侧墙可以是CVD法制备的氮化娃、类金刚石无定形碳(DLC)、氮氧化娃等等。在本发明一个优选实施例中，侧墙2的宽度优选地大于栅极宽度与源/漏区宽度之差的一半，例如为15nm，这对应于后续自