高深宽比结构的制作方法
【技术领域】
[0001]本发明涉及一种高深宽比结构。
【背景技术】
[0002]随着半导体元件的尺寸日益缩减，为了达到高密度以及高效能的目标，半导体元件的制造方式也演变成以垂直方向向上堆叠，以更有效利用晶圆面积。
[0003]在垂直式记忆元件中，当元件结构往上堆叠的同时，各元件之间的相对关系以及堆叠结构的架构也变得复杂。举例而言，在形成高深宽比(higher aspect rat1, HAR)结构时，例如是高深宽比的沟渠，所要面临的挑战为沟渠两旁的结构容易会有弯曲或倒塌的现象发生。此现象除了造成后续工艺接续上的困难，也会造成半导体元件在电性测试时有不良的影响。因此，如何避免高深宽比的结构发生弯曲或倒塌的现象，是当前所需研究的课题。
【发明内容】
[0004]本发明的目的在于，提供一种新型的高深宽比结构，所要解决的技术问题是使其可提升堆叠结构的强度以及抗倒塌性。
[0005]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种高深宽比结构，其包括基底、多个堆叠结构以及多个支撑结构。上述堆叠结构位于基底上。相邻两个堆叠结构之间具有沟渠。每一堆叠结构包括多个第一材料层及多个第二材料层。上述第二材料层与第一材料相互交替。上述支撑结构分别位于基底与堆叠结构之间，其中每一支撑结构具有凹凸状表面。
[0006]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0007]前述的高深宽比结构，其中所述凹凸状表面包括矩形、三角形、菱形或其组合。
[0008]前述的高深宽比结构，其中所述基底包括多个第一凹槽，所述支撑结构分别嵌入于所述基底的所述第一凹槽中，且所述支撑结构填满所述基底的所述第一凹槽，并覆盖部分所述基底的表面。
[0009]前述的高深宽比结构，其中所述基底包括多个第一凹槽，所述支撑结构分别嵌入于所述基底的所述第一凹槽中，且所述支撑结构位于所述基底的所述第一凹槽中，并且与所述第一凹槽共形，且每一支撑结构具有一第二凹槽。
[0010]前述的高深宽比结构，其中所述第一凹槽的形状包括矩形、三角形、菱形或其组入口 O
[0011]前述的高深宽比结构，其中所述支撑结构的形状包括T型、U型、钉状或其组合。
[0012]前述的高深宽比结构，其中所述第一材料层以及第二材料层包括导体层、介电层、绝缘层或其组合。
[0013]前述的高深宽比结构，其中所述支撑结构的杨氏模量大于所述第一材料层或第二材料层，所述支撑结构的材料包括氮化硅、碳化硅、类金属或其组合。
[0014]前述的高深宽比结构，其中每一支撑结构至少有一部分嵌入于所述基底中。
[0015]前述的高深宽比结构，其中所述支撑结构至少有一部分凸出于所述基底的表面。
[0016]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明高深宽比结构至少具有下列优点及有益效果:本发明提供的高深宽比结构借由在基底与堆叠结构之间形成支撑结构，以加强高深宽比结构底部的强度，克服堆叠结构发生弯曲或倒塌的现象。特别是对于堆叠结构之间具有高深宽比的沟渠的结构，借由在堆叠结构下方设置杨氏模量大于材料层的支撑结构，可提升高深宽比结构整体的杨氏模量。并且，每一支撑结构具有凹凸状表面，如此一来，可与上方的堆叠结构或下方的基底相互嵌合，进而提升高深宽比结构的强度以及抗倒塌性，避免弯曲或倒塌的发生。
[0017]综上所述本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0018]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0019]图1A是依照本发明的一实施例所绘示的高深宽比结构的剖面示意图。
[0020]图1B是依照本发明的另一实施例所绘示的高深宽比结构的剖面示意图。
[0021]图2是依照本发明的再一实施例所绘示的高深宽比结构的剖面示意图。
[0022]图3是依照本发明的又一实施例所绘示的高深宽比结构的剖面示意图。
[0023]图4A至图4G是依照本发明的一实施例所绘示的高深宽比结构的制造方法的剖面示意图。
[0024]图5A至图5C是依照本发明的再一实施例所绘示的高深宽比结构的制造方法的剖面示意图。
[0025]图6A至图6E是依照本发明的又一实施例所绘示的高深宽比结构的制造方法的剖面示意图。
[0026]10、1a:基底
[0027]11、21、31、41:支撑结构
[0028]I la、20a、61、71:支撑材料层
[0029]12、12a、50、50a:介电层
[0030]14、14a、16、16a:材料层
[0031]18、18a:复合层
[0032]20、30:支撑层
[0033]52:先进图案化薄膜
[0034]54:介电抗反射层
[0035]56:底部抗反射层
[0036]58:图案化的光阻层
[0037]72:电荷储存层
[0038]74:导电柱
[0039]100a、100b、200、300:高深宽比结构
[0040]101、201、301、401、501:堆叠结构
[0041]D:距离
[0042]M1、M2、M4、M7、N2、N3:凹槽
[0043]P:间距
[0044]S1:顶面
[0045]S2:底面
[0046]T:沟渠
【具体实施方式】
[0047]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的高深宽比结构其【具体实施方式】、结构、特征及其功效，详细说明如后。
[0048]图1A是依照本发明的一实施例所绘示的高深宽比结构的剖面示意图。
[0049]请参阅图1A所示，高深宽比结构10a包括基底10a、多个堆叠结构101以及多个支撑结构11。基底1a可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底 1a 的材质例如是选自于由 S1、Si02、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs 与 InP 所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底1a包括单层结构或多层结构。此外，也可使用绝缘层上娃(silicon on insulator, SOI)基底。基底1a例如是硅或硅化锗。在一实施例中，基底1a例如是经图案化的基底，其包括多个凹槽Ml。凹槽Ml的形状包括矩形、三角形、菱形或其组合，但不以此为限。矩形例如是U型；三角形例如是V型。在本实施例中，凹槽Ml的形状例如是U型。
[0050]多个堆叠结构101位于基底1a上。相邻两个堆叠结构101之间具有沟渠T。沟渠T可以是任意长度、宽度、形状的沟渠。沟渠T可为宽沟渠或窄沟渠。在一实施例中，沟渠T的宽度例如是介于5纳米至30纳米之间；深度例如是介于500纳米至5000纳米之间。换言之，沟渠T具有高深宽比。在一实施例中，沟渠T的深宽比例如是介于10至180之间。沟渠T的剖面可为任意形状，例如是V型、U型、菱形或其组合，但本发明不以此为限。在本实施例中，沟渠T的剖面例如是U型。此外，在一实施例中，相邻两个堆叠结构101之间的间距P例如是介于10纳米至86纳米之间。
[0051]请继续参阅图1A所示，每一堆叠结构101包括介电层12、多个材料层14以及多个材料层16。介电层12包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。在一实施例中，介电层12例如是底氧化层(bottom oxide layer, BOX)。介电层12的厚度例如是介于10纳米至900纳米之间。在一实施例中，介电层12的形状包括“一”型、“T”型或其组