源极区域，而使得热电子经由该垂直选择栅极直接从该浮置栅极中被提取。
[0020]一些实施例还涉及一种用于在半导体衬底中制造电可编程存储器单元的方法，该方法包括步骤:在该衬底中以及在形成于该衬底上的第一电介质层和第一传导层中蚀刻第一沟槽，在该第一沟槽的壁上沉积第二电介质层，在该衬底上以及该第一沟槽中沉积第二传导层并且对该第二传导层进行蚀刻以形成在该第一沟槽中延伸的垂直选择栅极，直至到达通过该第一传导层的顶面的平面，在该衬底上沉积第三电介质层，在该第三电介质层上沉积第三传导层，在该第三传导层、第三电介质层、第一传导层和第一电介质层中蚀刻第二沟槽，并且在该垂直选择栅极上方通过该第三传导层和第三电介质层蚀刻第三沟槽，从而在该第二和第三沟槽之间形成该存储器单元的控制栅极和浮置栅极的第一堆叠。
[0021]根据一个实施例，该衬底属于全耗尽绝缘体上硅类型的晶片，包括由硅所制成的第一电介质层和第一传导层。
[0022]根据一个实施例，该方法包括在该第三传导层、第三电介质层、第一传导层和第一电介质层中蚀刻第四沟槽的步骤，以在该第三沟槽和第四沟槽之间形成与该存储器单元共享该垂直选择栅极的配对存储器单元的控制栅极和浮置栅极的第二堆叠。
[0023]根据一个实施例，该方法包括在该衬底中注入形成该存储器单元的源极线路的传导平面的预备步骤。
[0024]根据一个实施例，该方法包括在该第二沟槽的底部处注入掺杂物以形成浮置栅极晶体管的漏极区域。
[0025]根据一个实施例，该第一电介质层具有在10和30nm之间的厚度并且该第一传导层具有在8和15nm之间的厚度。
[0026]—些实施例还涉及一种用于在半导体晶片上制造集成电路的方法，其包括如之前所定义的制造存储器单元的方法。
【附图说明】
[0027]以下将关于附图对本发明实施例的一些示例进行描述，但是上述示例并不局限于这些附图，其中:
[0028]以上所描述的图1描绘了共享共用选择晶体管栅极的一对存储器单元的电路，
[0029]以上所描述的图2是共享共用的垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0030]图3是根据一个实施例的共享共用垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0031]图4是根据一个实施例的图3的该对存储器单元的示意性截面图，其示出了用于对存储器单元进行编程的方法，
[0032]图5是根据一个实施例的图3的该对存储器单元的示意性截面图，其示出了用于对存储器单元进行擦除的方法，
[0033]图6A至6G是示出根据一个实施例的用于制造存储器单元的方法的步骤的示意性截面图，
[0034]图7是根据另一个实施例的共享共用的垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0035]图8是根据一个实施例的处于中间制造步骤的一对配对存储器单元的示意性截面图，
[0036]图9示意性地描绘了包括诸如图3中的那些存储器单元的存储器电路的示例。
【具体实施方式】
[0037]图3描绘了根据一个实施例的两个配对存储器单元C1、C2。存储器单元C1、C2在P型传导性衬底PW中产生。该衬底由产生于半导体晶片WF中的阱PW所形成。阱PW通过包围整个阱的N型掺杂的隔离层nO而与晶片WF的其余部分隔离开来。存储器单元C1、C2具有共用于这两个存储器单元的垂直选择晶体管栅极SGC。每个存储器单元C1、C2包括浮置栅极晶体管FGT的部分和选择晶体管ST的部分。每个浮置栅极晶体管FGT的部分包括漏极区域nl以及栅极堆叠，栅极堆叠包括被栅极氧化物层D2所隔开的浮置栅极FG和状态控制栅极CG，浮置栅极FG通过栅极氧化物层Dl与阱PW隔离开来。
[0038]根据一个实施例，垂直选择栅极SGC产生于在阱PW中所形成并且通过浮置栅极晶体管部分的栅极堆叠的沟槽之中，并且在共用于晶体管ST部分的源极区域n3和配对存储器单元C1、C2的浮置栅极FG或栅极氧化物层D2之间延伸。垂直栅极SGC覆盖存储器单元C1、C2的浮置栅极FG的侧面，并且仅通过形成选择晶体管ST的部分的栅极氧化物的、例如由二氧化硅Si02制成的电介质层D3而与这些浮置栅极以及阱PW隔离开来。形成于阱PW中的源极区域n3与隔离层nO电接触，因此形成晶体管ST部分的源极线路CSL。区域n3沿垂直栅极SGC的两个下边缘延伸。每个选择晶体管ST部分因此包括共用的源极区域n3，以及沿选择栅极SGC在浮置栅极FG和源极区域n3之间垂直延伸的沟道区域CH2。将要注意的是，区域n3可以在选择栅极SGC到达层nO的情况下被省略。
[0039]浮置栅极晶体管FGT部分的栅极堆叠的侧面并未被选择栅极SGC所覆盖的多个部分可以被覆盖以电介质层D4。可以在层D4上形成间隔物SP1、SP2。因此，间隔物SPl形成于漏极区域nl上方而间隔物SP2则形成于选择栅极SGC上方。间隔物SP1、SP2可以以常规方式通过在衬底SUB或栅极SGC上沉积例如由二氧化硅或氮化硅所制成的电介质层并且通过对该电介质层进行等离子体各向异性蚀刻而形成。
[0040]配对存储器单元Cl、C2被覆盖以电介质绝缘材料DO，电介质绝缘材料DO也可以是二氧化硅Si02。单元Cl、C2的晶体管FGT部分中的每个漏极区域nl通过穿过绝缘材料DO的触点Cl而耦合至共用位线BL。
[0041]区域n0、nl、n3总体由衬底PW的N型掺杂所形成。栅极FG、CG、ST总体由多晶硅所制成。形成栅极SGC的传导沟槽可以没有任何电介质非连续性(在垂直于图中平面的方向)。因此可以被直接用作字线WL。
[0042]根据一个实施例，存储器单元C1、C2产生于包括半导体衬底SUB的FDSOI晶片WF中，上述半导体衬底SUB具有覆盖以绝缘层IL的顶面，该绝缘层IL自身被覆盖以由例如硅的半导体材料所制成的上有源层AL。阱PW以及区域n0、nl和n3通过将掺杂物注入衬底SUB中所形成，对阱PW的浮置栅极FG进行隔离的栅极氧化物层Dl被形成于层IL中，并且浮置栅极FG形成于有源层AL中。
[0043]因此，栅极SGC可以形成于被填充以层O多晶硅或“polyO”的沟槽中，通过栅极氧化物层D3与衬底隔离开来，并且状态控制栅极CG可以由层I多晶硅或“polyl”制成或者处于金属层中。
[0044]图4示出了用于对存储器单元Cl进行编程的热电子编程操作，并且针对信息而提供了出于该目的而被施加至存储器单元C1、C2的电压值。为了执行该操作，位线BL承受例如等于4V的电压BLV，栅极SGC接收例如等于IV的电压SV，并且存储器单元Cl的控制栅极CG接收可以被设置为1V的编程电压CGV。阱PW和源极线路CSL被接地(GND)。在这些条件下，存储器单元Cl的晶体管FGT部分和该对存储器单元Cl、C2的晶体管ST部分协同操作以便将电荷通过栅极氧化物层Dl注入到浮置栅极FG中。选择晶体管ST部分具有其中形成电流(由图4上的箭头所表示)的传导沟道CH2，该电流包括被称作“热电子”的动能电子。当电流Il到达单元Cl的浮置栅极FG下方的绝缘层IL时形成注入区，某些高能量电子在该注入区中在施加至控制栅极CG的电压所产生的电场的作用下被注入到浮置栅极FG中。该电荷因此通过传送经过选择晶体管ST部分的沟道CH2并且通过经控制栅极CG向浮置栅极FG施加高电势差(这里为10V)而从衬底PW转移至浮置栅极FG (编程)，以获得该电荷转移。能够注意到的是，在配对单元C2中，控制栅极CG被接地。尽管在选择栅极SGC中存在IV的电压，但是由于控制栅极CG接地并且因此浮置栅极以及阱PW和源极线路CSL被接地GND，所以单元C2的沟