常规半导体衬底中产生存储器单元。出于该目的，在形成垂直选择栅极SGC之前，其中形成栅极氧化物层Dl和浮置栅极层FG的层IL、AL可以被沉积在常规半导体衬底上。以这种方式，选择栅极SGC可以如以上所描述地延伸，直至到达层AL的顶面在其中延伸的平面。
[0061]此外，虽然以上描述了两个配对存储器单元的形成，但是根据本发明的一个方面实施例可以旨在生产“单位”存储器单元，即没有任何共享相同的垂直选择栅极SGC的配对存储器单元。
[0062]相反地，一些实施例可以旨在例如在生产电可编程和可擦除存储器电路MEMl的框架内共同且同时生产图9所示的类型的一行或多行配对存储器单元。电路MEMl被产生于半导体晶片上并且形成集成电路1C。其包括产生于衬底PW上的配对字线WL〈i>、WL〈i+i>，并且包括共享相同选择线路SL〈i>的配对存储器单元。选择线路SL和控制栅极线路CGL耦合至字线解码器WLDC，字线解码器WLDC向它们施加存储器单元擦除、编程和读取电压。连接至存储器单元的漏极区域nl的位线BL通过列解码器CDEC耦合至编程锁存器BLT的集合以及感应放大器SA的集合。这些元件耦合至控制电路CCT，后者确保编程和擦除操作的顺序与以上所描述的方法相符。能够注意到的是，假设阱PW和源极线路CSL必须始终保持接地并且在存储器单元的配对存储器单元经历编程、擦除或读取操作时不必向后者施加擦除、编程或读取禁止电压，提供图3所示类型的配对存储器单元使得解码器WLDC、CDEC和CCD能够有所简化
[0063]本领域技术人员还要理解的是，根据本发明的存储器单元容许在其它技术领域中产生，以上描述中所提到的材料一特别是硅、二氧化硅和多晶硅一仅是作为示例。
【主权项】
1.一种形成于半导体衬底(SUB)中的存储器单元，包括:在所述衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与所述衬底隔离的选择栅极(SGC);在所述衬底上方延伸并且通过第二栅极氧化物层(Dl)与所述衬底隔离的水平浮置栅极(FG);以及在所述浮置栅极(FG)上方延伸的水平控制栅极(CG)， 其特征在于，所述选择栅极(SGC)覆盖所述浮置栅极(FG)的侧面，所述浮置栅极仅通过所述第一栅极氧化物层(D3)与所述选择栅极隔开，并且仅通过所述第二栅极氧化物层(Dl)与在所述衬底(SUB)中沿所述选择栅极延伸的垂直沟道区域(CH2)隔开。2.根据权利要求1所述的存储器单元，其中所述衬底(SUB)属于全耗尽绝缘体上硅类型的晶片(WF)，包括形成于所述衬底上的电介质层(IL)以及形成于所述电介质层上的硅层(AL)，所述浮置栅极(FG)形成于所述硅层中，并且所述第二栅极氧化物层(Dl)形成于所述电介质层中。3.根据权利要求1或2所述的存储器单元，包括形成收集性源极平面(SL)的嵌入层(nO)，所述收集性源极平面(SL)与所述垂直沟道区域(CH2)电接触，用于收集编程电流，所述编程电流用于对所述存储器单元(C1，C2)以及所述衬底(PW)中所形成的其它存储器单兀进行编程。4.一种存储器单元的群组，包括第一个(Cl)根据权利要求1至3中的一项所述的存储器单元和第二个(C2)根据权利要求1至3中的一项所述的存储器单元，第一个(Cl)存储器单元和第二个(C2)存储器单元共享相同的垂直选择栅极(SGC)。5.一种存储器电路(IC，MEM1)，包括存储器阵列，所述存储器阵列包括多个根据权利要求I至4中的一项所述的存储器单元(Cl，C2)。6.一种存储器电路(IC，MEM1)，包括:至少一个根据权利要求1至3中的一项所述的存储器单元(C1，C2);以及用于对所述存储器单元进行编程的电路(CCT)，被配置为将电势施加至所述衬底(PW)、所述垂直选择栅极(SGC)、所述控制栅极(CG)以及所述存储器单元的漏极(nl)区域和源极(nO)区域，使得热电子通过所述第二栅极氧化物层(Dl)经由所述垂直沟道区域(CH2)被注入到所述浮置栅极(FG)中。7.一种存储器电路(IC，MEM1)，包括:至少一个根据权利要求1至3中的一项所述的存储器单元(C1，C2);以及用于擦除所述存储器单元的电路(CCT)，被配置为将电势施加至所述衬底(PW)、所述垂直选择栅极(SGC)、所述控制栅极(CG)以及所述存储器单元的漏极(nl)区域和源极(nO)区域，使得热电子经由所述垂直选择栅极(SGC)直接从所述浮置栅极(FG)中被提取。8.一种用于在半导体衬底(WF，SUB)中制造电可编程存储器单元(Cl，C2)的方法，所述方法包括步骤: 在所述衬底中以及在形成于所述衬底上的第一电介质层(IL)和第一传导层(AL)中蚀刻第一沟槽(TR)， 在所述第一沟槽的壁上沉积第二电介质层(D3)， 在所述衬底上以及所述第一沟槽中沉积第二传导层，并且对所述第二传导层进行蚀刻以形成在所述第一沟槽中延伸的垂直选择栅极(SGC)，直至到达通过所述第一传导层的顶面的平面， 在所述衬底上沉积第三电介质层(IL2)， 在所述第三电介质层上沉积第三传导层(GL)， 在所述第三传导层、所述第三电介质层、所述第一传导层和所述第一电介质层中蚀刻第二沟槽(TRl)，并且 在所述垂直选择栅极(SGC)上方通过所述第三传导层和第三电介质层蚀刻第三沟槽(TR2)，从而在所述第二沟槽和所述第三沟槽之间形成所述存储器单元的控制栅极(CG)和浮置栅极(FG)的第一堆叠。9.根据权利要求8所述的方法，其中所述衬底(WF)属于全耗尽绝缘体上硅类型的晶片(WF)，包括由硅所制成的第一电介质层(IL)和第一传导层(AL)。10.根据权利要求8或9所述的方法，包括在所述第三传导层(GL)、所述第三电介质层(IL2)、所述第一传导层(AL)和所述第一电介质层(IL)中蚀刻第四沟槽(TRl)的步骤，以在所述第三沟槽(TR2)和所述第四沟槽之间形成与所述存储器单元共享所述垂直选择栅极(SGC)的配对存储器单元(C2)的控制栅极(CG)和浮置栅极(FG)的第二堆叠。11.根据权利要求8至10中的一项所述的方法，包括在所述衬底中注入形成所述存储器单元的源极线路(SL)的传导平面(nO)的预备步骤。12.根据权利要求8至11中的一项所述的方法，包括在所述第二沟槽(TRl)的底部处注入掺杂物以形成浮置栅极晶体管(FGT)的漏极区域(nl)。13.根据权利要求8至12中的一项所述的方法，其中所述第一电介质层(IL)具有在10和30nm之间的厚度并且所述第一传导层(AL)具有在8和15nm之间的厚度。14.一种用于在半导体晶片(WF)上制造集成电路(IC)的方法，包括根据权利要求8至13中的一项所述的制造存储器单元的方法。
【专利摘要】本发明涉及一种形成于半导体衬底(SUB)中的存储器单元，包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN105720060
【申请号】CN201510617909
【发明人】A·雷尼耶, J-M·米拉贝尔, S·尼埃尔, F·拉罗萨
【申请人】意法半导体(鲁塞)公司
【公开日】2016年6月29日
【申请日】2015年9月24日
【公告号】US20160181265