一种抗单粒子瞬态加固soi器件及其制备方法
【专利摘要】本发明涉及微电子技术领域。本发明公开了一种抗单粒子瞬态加固SOI器件，包括衬底、埋氧层、半导体体区、漏区、源区、栅区、栅侧墙、LDD区和重掺杂的源延伸区，所述埋氧层位于衬底之上，所述半导体体区、源区和漏区位于埋氧层之上，并且半导体体区位于源区和漏区之间，所述LDD区位于半导体体区的两侧顶端并分别与源区和漏区接触，所述栅区位于半导体体区之上，所述两个栅侧墙分别位于栅区的两侧并在LDD区之上，所述源延伸区位于源区、半导体体区和埋氧层之间，所述源延伸区的掺杂类型与源区的掺杂类型相反，本发明还公开了其制备方法。本发明有效抑制单粒子辐射引起的SOI器件单粒子翻转和单粒子瞬态效应，工艺流程简单且与现有的工艺技术兼容。
【专利说明】
一种抗单粒子瞬态加固SO I器件及其制备方法
技术领域
[0001]本发明属于微电子技术领域，具体地涉及一种抗单粒子瞬态加固SOI器件及其制备方法。
【背景技术】
[0002]SOI(Silicon-on-1nsulator)技术是指在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料制备技术及在薄膜层上制造半导体器件的工艺技术。SOI技术可以实现器件的全介质隔离，与用PN结隔离的体硅技术相比，具有无闩锁、高速度、低功耗、高集成度、耐高温、抗辐照能力强的优点，广泛的应用在高速、低功耗、抗辐照电路中。
[0003]根据SOI硅膜厚度以及器件的掺杂浓度和工作电压可以将SOI器件分为两大类:部分耗尽型和全耗尽型器件。对于硅膜较厚的SOI器件，硅膜的厚度大于两倍的最大耗尽层宽度，被称为部分耗尽SOI器件;对于硅膜较薄的SOI器件，硅膜的厚度小于最大耗尽层宽度，被称为全耗尽SOI器件。部分耗尽器件的制备工艺很容易从体硅工艺迀移，工艺的复杂度较低，且衬底价格相对便宜；而全耗尽器件的制备工艺需要重新开发，工艺较为复杂，且衬底价格相对昂贵。虽然全耗尽器件拥有更优异的亚阈值摆幅、关态漏电和浮体效应，但是却受到价格成本、工艺难度的制约，因此部分耗尽SOI技术得到更为广泛的应用。
[0004]由于SOI工艺MOS器件是在埋氧层上方形成的，与体硅相比，减小了形成单粒子瞬态和单粒子翻转效应的敏感体积，增强了抗单粒子效应的能力。但是，部分耗尽SOI器件的中性体区没有和体硅器件一样接地，因此其电位是不确定的，容易受到栅隧穿电流、碰撞离化、辐照等效应的影响。同时源-体-漏也形成了寄生的双极晶体管，在高能粒子入射时寄生双极晶体管处于放大模式，这使得漏区收集到的电荷量远大于高能粒子引入的电荷量，部分耗尽SOI器件更容易发生单粒子瞬态和单粒子翻转效应。
[0005]目前国内外对部分耗尽SOI器件的单粒子效应加固主要采用两种方式:1、采用工艺加固手段，比如在体区中注入氮、氟等杂质元素，这些杂质元素形成复合中心，降低了体区中少数载流子的寿命，从而降低了寄生双极晶体管的放大倍数。这种方式需要引入氮、氟元素，对于标准硅工艺带来了沾污;2、采用特殊的SOI器件结构。在源区下方形成SiGe区域，通过能带工程使得体区中的少数载流子更容易通过禁带宽度更窄的SiGe结。这种方式也需要引入额外的Ge元素，且SiGe结的结深很难控制。
【发明内容】
[0006]本发明的目的在于为解决上述问题而提供一种可以有效抑制单粒子辐射引起的SOI器件单粒子翻转和单粒子瞬态效应，工艺流程简单且与现有的工艺技术兼容，没有杂质引入的抗单粒子瞬态加固SOI器件及其制备方法。
[0007]为此，本发明公开了一种抗单粒子瞬态加固SOI器件，包括衬底、埋氧层、半导体体区、漏区、源区、栅区、栅侧墙、LDD区和重掺杂的源延伸区，所述埋氧层位于衬底之上，所述半导体体区、源区和漏区位于埋氧层之上，并且半导体体区位于源区和漏区之间，所述LDD区位于半导体体区的两侧顶端并分别与源区和漏区接触，所述栅区位于半导体体区之上，两个栅侧墙分别位于栅区的两侧并在LDD区之上，所述源延伸区同时接触源区和半导体体区，并位于源区和半导体体区与埋氧层之间，所述源延伸区的掺杂类型与源区的掺杂类型相反。
[0008]进一步的，所述埋氧层在对应至少部分源区和至少部分源区半导体体区的的位置形成具有用于填充设置源延伸区的凹陷区域，所述源延伸区填充设置在该凹陷区域。
[0009]进一步的，所述源延伸区位于全部源区的下方以及部分半导体体区的下方。
[0010]进一步的，所述源延伸区的半导体材料与半导体体区的材料相同。
[0011]本发明还公开一种如上所述的抗单粒子瞬态加固SOI器件的制备方法，包括如下步骤:
Al，准备SOI基片，包括衬底、埋氧层和顶层区；
A2，在顶层区形成浅沟槽隔离；
A3，制备重掺杂的源延伸区，以及制备栅区、LDD区、栅侧墙、半导体体区、源区和漏区，使源延伸区同时接触源区、半导体体区，并位于源区和半导体体区与埋氧层之间，使源延伸区的掺杂类型与源区的掺杂类型相反。
[0012]进一步的，所述步骤A3中制备重掺杂的源延伸区包括:在埋氧层对应至少部分源区和至少部分源区半导体体区的的位置形成具有用于填充设置源延伸区的凹陷区域，所述源延伸区填充设置在该凹陷区域，在该凹陷区域制备重掺杂的源延伸区。
[0013]进一步的，所述步骤A3中，源延伸区的半导体材料与顶层区的半导体材料相同。
[0014]本发明的有益技术效果:
本发明引入重掺杂的源延伸区，其与同样是重掺杂但掺杂类型相反的源区形成隧穿二极管，在单粒子辐射环境下体区产生大量的电子空穴对，电子被漏区收集而空穴则更容易通过隧穿二极管流到源区，降低了体区的电势，从而抑制了源-体-漏寄生双极晶体管的放大作用，使得漏区收集到的电子数量大大减少，有效的抑制了单粒子辐射引起的SOI器件单粒子翻转和单粒子瞬态效应，无需引入其它元素杂质，不会对硅标准工艺带来玷污，工艺流程简单且与现有的工艺技术兼容。
【附图说明】
[0015]图1为本发明实施例的SOI基片结构示意图；
图2为本发明实施例的形成沟槽后淀积氧化物形成浅槽隔离的剖面示意图；
图3为本发明实施例的刻蚀顶层硅和部分埋氧层并进行单晶硅淀积和重掺杂注入形成源延伸区的剖面示意图；
图4为本发明实施例的淀积栅氧化层和多晶硅、刻蚀出栅区的结构示意图；
图5为本发明实施例的进行轻掺杂形成LDD区的结构示意图；
图6为本发明实施例的进行侧墙淀积与刻蚀和重掺杂形成源漏区域的结构示意图；
图7为本发明实施例的淀积电极材料并刻蚀出源极、栅极、漏极接触的结构示意图；
图8a为本发明实施例的普通部分耗尽SOI器件结构剖面图；
图Sb为本发明实施例的本发明实例抗辐射SOI器件结构剖面图；
图9为本发明实施例的三种部分耗尽SOI器件结构单粒子瞬态响应结果图。
【具体实施方式】
[0016]现结合附图和【具体实施方式】对本发明进一步说明。
[0017]如图7所示，一种抗单粒子瞬态加固SOI器件，包括衬底1、埋氧层2、半导体体区3、漏区9、源区10、栅区、栅侧墙11、LDD区7和重掺杂的源延伸区8，埋氧层2位于衬底I之上，埋氧层2的材料为二氧化硅，所述半导体体区3、源区10和漏区9位于埋氧层2之上，并且半导体体区3位于源区10和漏区9之间，所述LDD区7位于半导体体区3的两侧顶端并分别与源区10和漏区9接触，所述栅区位于半导体体区3之上，栅区包括栅介质薄层6和栅电极5，栅介质薄层6的材料为二氧化硅，栅电极5的材料为多晶硅，两个栅侧墙11分别位于栅区的两侧并在LDD区7之上，所述源延伸区8同时接触源区10和半导体体区3，并位于源区10和半导体体区3与埋氧层2之间，所述源延伸区8的掺杂类型与源区10的掺杂类型相反，本具体实施例中，源延伸区8的半导体材料与半导体体区3的材料相同，埋氧层2在对应至少部分源区10和至少部分源区半导体体区3的位置形成具有用于填充设置源延伸区8的凹陷区域，所述源延伸区8填充设置在该凹陷区域，并与埋氧层2的上表面平齐，当然，在其它实施例中，源延伸区8也可以位于埋氧层2上方。源延伸区8位于全部源区10的下方以及部分半导体体区3的下方，在其它实施中，源延伸区8可以位于全部源区10的下方以及全部半导体体区3的下方或部分源区10的下方以及部分半导体体区3的下方等。
[0018]本发明通过引入重掺杂的源延伸区8，与同样是重掺杂的源区10形成隧穿二极管，在单粒子辐射环境下半导体体区3产生大量的电子空穴对，电子被漏区9收集而空穴则更容易通过隧穿二极管流到源区10，这是因为隧穿二极管的导通电压较低。对于部分耗尽SOI器件，半导体体区3中积累的空穴被释放到源区10中，降低了半导体体区3的电势，从而抑制了源-体-漏寄生双极晶体管的放大作用，使得漏区9收集到的电子数量大大减少，有效的抑制了单粒子辐射引起的SOI器件单粒子翻转和单粒子瞬态效应。另外，由于源延伸区8位于半导体体区3下方，增加了少数载流子的释放途径，与隧穿二极管仅存在于源极下方的结构相比，少数载流子的释放时间更短，半导体体区3的电势更加稳定。稳定的半导体体区电势使得源-体结二极管不会处于正向偏置，这也意味着寄生的源-体-漏双极晶体管不会处于放大模式，因此寄生晶体管的放大效应得到有效的抑制。
[0019]下面将以匪OS器件为例来说明上述实施例的抗单粒子瞬态加固SOI器件的制备方法，包括如下步骤:
Al，准备部分耗尽SOI基片，如图1所示，包括P型顶层硅膜31、二氧化硅材料的埋氧层2和半导体衬底I。
[0020]A2，进行第一次光刻，形成有源区3，刻蚀有源区3以外的顶层硅膜31，以埋氧层2为刻蚀阻挡层将有源区3以外的顶层硅膜31完全刻蚀掉，进行氧化物(本具体实施例中为二氧化硅)的淀积，填充刻蚀形成的沟槽，形成浅沟槽隔离4，如图2所示。
[0021]A31，进行第二次光刻，刻蚀有源区3的顶层硅膜31和20nm深度的埋氧层2，刻蚀的宽度为120nm，淀积单晶硅材料填充所刻蚀出的沟槽至于顶层硅膜31相同高度，利用硼离子注入进行重掺杂，控制离子注入的能量和剂量，使得埋氧层2沟槽中的单晶硅形成重掺杂区，做为源延伸区8，如图3所示。
[0022]A32，淀积一层1.2nm厚的二氧化娃的薄栅介质和130nm高的多晶娃的栅电极材料后，进行第三次光刻，形成包括栅介质6和栅电极5的栅区，如图4所示。
[0023]A33，利用砷或磷采用低能量的离子注入，形成轻掺杂的LDD区7，如图5所示。
[0024]A34，淀积一层二氧化硅和氮化硅的栅侧墙材料后，利用第三次光刻的光刻版，进行光刻对准后，进行光刻，形成栅侧墙11，再次进行砷或磷离子注入进行器件源区10和漏区9的重掺杂注入后，进行快速热退火激活杂质后形成器件的源区10和漏区9，如图6所示，源区10和漏区9之间的有源区3即为半导体体区。
[0025]A35，进行栅、源、漏电极接触部的淀积和刻蚀，形成栅、源、漏电极接触部，如图7所不O
[0026]对于其它实施例结构的的抗单粒子瞬态加固SOI器件的制备方法可以参照上述制备方法，此不再细说。
?0027] 下面使用synopsis公司的仿真工具Sentaurus TCAD对本发明提出的抗单粒子瞬态福射部分耗尽SOI器件结构进行验证。首先使用Sentaurus TCAD中的工艺仿真工具Sprocess基于器件的实际制备工艺流程来生成部分耗尽SOI工艺的NMOS器件的结构和掺杂分布，如图8所示，图8a为普通部分耗尽SOI器件结构剖面图；图Sb为本发明实施例的抗辐射SOI器件结构剖面图。利用Sentaurus TCAD工具中Sdevice工具进行器件仿真，其中栅极、源极和漏极偏置在零电势，而漏极的偏压为VDD(1.2V)，入射粒子的能量值LET为0.01 pC/μπι，入射方向垂直于器件表面从上到下，入射的位置位于器件漏区的中间。当粒子入射后会在径迹上产生大量的电子-空穴对，电子被漏电极吸收空穴由于扩散作用流向中性的体区，导致寄生双极晶体管的开启。图9左侧纵坐标展示了三种不同器件结构的漏极电流随入射时间的变化关系，右侧纵坐标为漏电流对时间的积分表示的是漏极吸收的电荷量。其中结构I为没有体接触的部分耗尽SOI器件、结构2为利用SiGe材料进行体接触的部分耗尽SOI器件、结构3为本发明的部分耗尽SOI器件。从图9可以看出，本发明的器件结构能够大幅度的抑制漏电流的大小，特别是漏电流的峰值大大减小；同时漏电极收集到的电子电量与无体接触、SiGe体接触的器件结构相比也大大的减少，双极放大倍数仅为0.8倍。因此可以得出结论:本发明所提出的抗单粒子瞬态加固SOI器件能够有效的抑制的寄生双极晶体管的开启，减小漏端收集到的电荷，提高其抗单粒子能力。
[0028]尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。
【主权项】
1.一种抗单粒子瞬态加固SOI器件，包括衬底、埋氧层、半导体体区、漏区、源区、栅区、栅侧墙和LDD区，所述埋氧层位于衬底之上，所述半导体体区、源区和漏区位于埋氧层之上，并且半导体体区位于源区和漏区之间，所述LDD区位于半导体体区的两侧顶端并分别与源区和漏区接触，所述栅区位于半导体体区之上，两个栅侧墙分别位于栅区的两侧并在LDD区之上，其特征在于:还包括重掺杂的源延伸区，所述源延伸区同时接触源区和半导体体区，并位于源区和半导体体区与埋氧层之间，所述源延伸区的掺杂类型与源区的掺杂类型相反。2.根据权利要求1所述的一种抗单粒子瞬态加固SOI器件，其特征在于:所述埋氧层在对应至少部分源区和至少部分源区半导体体区的的位置形成具有用于填充设置源延伸区的凹陷区域，所述源延伸区填充设置在该凹陷区域。3.根据权利要求1或2所述的一种抗单粒子瞬态加固SOI器件，其特征在于:所述源延伸区位于全部源区的下方以及部分半导体体区的下方。4.根据权利要求1所述的一种抗单粒子瞬态加固SOI器件，其特征在于:所述源延伸区的半导体材料与半导体体区的材料相同。5.—种如权利要求1至4任一项所述的抗单粒子瞬态加固SOI器件的制备方法，其特征在于:包括如下步骤 Al，准备SOI基片，包括衬底、埋氧层和顶层区； A2，在顶层区形成浅沟槽隔离； A3，制备重掺杂的源延伸区，以及制备栅区、LDD区、栅侧墙、半导体体区、源区和漏区，使源延伸区同时接触源区、半导体体区，并位于源区和半导体体区与埋氧层之间，使源延伸区的掺杂类型与源区的掺杂类型相反。6.根据权利要求5所述的抗单粒子瞬态加固SOI器件的制备方法，其特征在于:所述步骤A3中制备重掺杂的源延伸区包括:在埋氧层对应至少部分源区和至少部分源区半导体体区的位置形成具有用于填充设置源延伸区的凹陷区域，所述源延伸区填充设置在该凹陷区域，在该凹陷区域制备重掺杂的源延伸区。7.根据权利要求5所述的抗单粒子瞬态加固SOI器件的制备方法，其特征在于:所述步骤A3中，源延伸区的半导体材料与顶层区的半导体材料相同。
【文档编号】H01L21/762GK105977196SQ201610391993
【公开日】2016年9月28日
【申请日】2016年6月3日
【发明人】黄辉祥, 耿莉, 韦素芬, 唐凯, 袁占生, 徐文斌, 吴亮, 吴一亮, 邱邑亮, 郑佳春
【申请人】集美大学