专利名称：超低电容瞬态电压抑制器件及其制造方法
技术领域：
本发明涉及半导体器件以及半导体工艺技术领域，尤其涉及一种超低电容瞬态电压抑制器件及其制造方法。
背景技术：
瞬态电压抑制二极管(TVS，Transient Voltage Suppressor)又叫钳位二极管，是目前普遍使用的一种高效能电路保护器件，其外形与普通的二极管相同，但是却能够吸收高达数千瓦的浪涌功率，其主要特点是在反向应用条件下，当承受一个高能量的大脉冲时， 其工作阻抗立即将至极低的导通值，从而允许大电流通过，同时把电压钳制在预定水平，一般的响应时间仅为10_12秒，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。传统的TVS 二极管基本都是稳压管类型的，制造工艺也比较简单，一般是在P+衬底/N+衬底上通过异型掺杂直接形成PN结。这种传统的TVS 二极管主要应用在消费类电子产品(如手机，PDA，MP3和数码相机等)中的数据端口，如键盘、侧键和电源线等，这是由于此类端口速度较慢，对TVS 二极管的电容要求不高，一般在30pF以上。但对于视频线路的保护，传统的TVS 二极管则不适合，这是由于视频数据线具有极高的数据传输率，(其数据传输率高达480M工业自动化网，有的视频数据传输率达到IG以上)，要求线路保护的TVS 管电容极低，不能大于1. OpF,同时对ESD能力要求极高，不能低于12kV，因此必须要开发新型的超低电容TVS器件，在保持超低电容的同时具有较高的ESD能力，以一方面满足对静电防护的要求，另一方面满足对数据传输的完整性要求。目前市场上超低电容的TVS器件通常是将一个低电容二极管(又称为上二极管)11与一个传统稳压型TVS 二极管13串联，再与另外一个低电容二极管(又称为下二极管)12并联组合形成，如
图1所示。从通道I/O对地GND的I-V曲线来看，图1所示的TVS 器件的正、反向特性仍然相当于一个普通二极管，但系统线路的电容却大大低于相同电压下的单个TVS管的电容。组合而成的超低电容TVS器件，其通道I/O对地GND的电容值可以表示为
权利要求
1.一种超低电容瞬态电压抑制器件，其特征在于，包括 P+半导体衬底；P-外延层，位于所述P+半导体衬底上；P+隔离区，形成于所述P-外延层中并延伸至所述P+半导体衬底；一个或多个并列的TVS管N区，位于所述P+隔离区中；一个或多个并列的TVS管P区，与所述TVS管N区并列位于所述P+隔离区中；N-讲，位于所述P+隔离区之间的P-外延层中；一个或多个并列的上二极管P区，位于所述N-阱中；一个或多个并列的上二极管N区，与所述上二极管P区并列位于所述N-阱中； 一个或多个并列的下二极管N区，位于所述P+隔离区之间的P-外延层中； 一个或多个并列的下二极管P区，与所述下二极管N区并列位于所述P-外延层中； 互连结构，位于所述P-外延层上，包括连接所述TVS管N区与上二极管N区的互连线、 连接所述TVS管P区与下二极管P区的互连线，以及连接所述上二极管P区与下二极管N 区的互连线。
2.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述P+半导体衬底是电阻率为0. 005-0. 02 Ω . cm的P+硅衬底。
3.根据权利要求2所述的超低电容瞬态电压抑制器件，其特征在于，所述P+半导体衬底是电阻率为0. 005-0. 008 Ω · cm的P+硅衬底。
4.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述P-外延层的电阻率为15-20 Ω · cm。
5.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，P-外延层的厚度为7 15 μ m0
6.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述N-阱的掺杂浓度为 lE17-lE19/cm3。
7.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，还包括 N+埋层，位于所述N-阱下方的P-外延层中。
8.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述多个上二极管P区与多个上二极管N区之间呈梳状插指排列，所述多个下二极管P区与多个下二极管 N区之间呈梳状插指排列，所述多个TVS管P区与TVS管N区呈梳状插指排列。
9.根据权利要求1至8中任一项所述的超低电容瞬态电压抑制器件，其特征在于，所述互连结构为叠层结构，包括依次位于所述P-外延层上的第一介质层、第一金属层、第二介质层、第二金属层以及钝化层。
10.一种超低电容瞬态电压抑制器件的制造方法，其特征在于，包括 提供P+半导体衬底；在所述P+半导体衬底上形成P-外延层；对所述P-外延层进行P型离子注入形成P+隔离区，所述P+隔离区延伸至所述P+半导体衬底；对所述P+隔离区之间的P-外延层进行N型离子注入形成N-阱； 对所述P-外延层进行P型离子注入，以在所述N-阱中形成一个或多个并列的上二极管P区、在所述P+隔离区中形成一个或多个并列的TVS管P区、在所述P+隔离区之间的 P-外延层中形成一个或多个并列的下二极管P区；对所述P-外延层进行N型离子注入，以在所述N-阱中形成一个或多个并列的上二极管N区、在所述P+隔离区中形成一个或多个并列的TVS管N区、在所述P+隔离区之间的 P-外延层中形成一个或多个并列的下二极管N区；在所述P-外延层上形成互连结构，所述互连结构包括连接所述TVS管N区与上二极管 N区的互连线、连接所述TVS管P区与下二极管P区的互连线，以及连接所述上二极管P区与下二极管N区的互连线。
11.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述P+半导体衬底是电阻率为0. 005-0. 02 Ω - cm的P+硅衬底。
12.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述P+半导体衬底是电阻率为0. 005-0. 008 Ω · cm的P+硅衬底。
13.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述P-外延层的电阻率为15-20 Ω · cm。
14.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述P-外延层的厚度为7 15 μ m。
15.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述N-阱的掺杂浓度为lE17-lE19/cm3。
16.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，在形成所述N-阱之前还包括对所述P+隔离区之间的P-外延层进行N型离子注入形成N+ 埋层，所述N-阱位于所述N+埋层上方。
17.根据权利要求10所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，所述多个上二极管P区与多个上二极管N区之间呈梳状插指排列，所述多个下二极管P区与多个下二极管N区之间呈梳状插指排列，所述多个TVS管P区与TVS管N区呈梳状插指排列。
18.根据权利要求10至17中任一项所述的超低电容瞬态电压抑制器件的制造方法，其特征在于，在所述P-外延层上形成互连结构包括在所述P-外延层上形成第一介质层；对所述第一介质层进行刻蚀以形成接触孔；在所述接触孔中以及第一介质层的表面上形成金属并图形化，以形成第一金属层；在所述第一金属层上形成第二介质层；对所述第二介质层进行刻蚀以形成通孔；在所述通孔中以及第二介质层的表面上形成金属并图形化，以形成第二金属层；在所述第二金属层上形成钝化层。
全文摘要
本发明提供了一种超低电容瞬态电压抑制器件及其制造方法，包括P+半导体衬底；P-外延层，位于P+半导体衬底上；P+隔离区，形成于P-外延层中并延伸至P+半导体衬底；TVS管N区，位于P+隔离区中；TVS管P区，与TVS管N区并列位于P+隔离区中；N-阱，位于P+隔离区之间的P-外延层中；上二极管P区，位于N-阱中；上二极管N区，与上二极管P区并列位于N-阱中；下二极管N区，位于P+隔离区之间的P-外延层中；下二极管P区，与下二极管N区并列位于P-外延层中；互连结构，位于P-外延层上。本发明能将上、下二极管和TVS管都集成在同一芯片上，实现低成本和高性能。
文档编号H01L27/08GK102437156SQ201110415298
公开日2012年5月2日 申请日期2011年12月13日 优先权日2011年12月13日
发明者张常军, 李昕华, 陈向东 申请人:杭州士兰微电子股份有限公司, 杭州士兰集成电路有限公司