一种双栅soi器件结构及其制作方法
【专利摘要】本发明提供一种双栅SOI器件结构及其制作方法，该结构包括SOI衬底及形成于SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与背衬底接触。本发明的双栅SOI器件结构在工作时，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应，并且该双栅SOI器件中存在两个控制沟道，增大了器件的有效沟道宽度及驱动电流。同时，背栅极接触形成于MOS管正面，制作工艺更为简单，且背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。
【专利说明】一种双栅SOI器件结构及其制作方法
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种双栅SOI器件结构及其制作方法。
【背景技术】
[0002]近年来，绝缘体上材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求。
[0003]CMOS为了较低的功率和较高速度而采用绝缘体上硅(SOI)技术。器件面积越小、密度越高，制造出的芯片成本越低。
[0004]SOI器件在工作时，会在体区积累电荷，形成体电势，从而导致SOI器件中特有的浮体效应。浮体效应(Floating body effect)是在SOI技术中实现的晶体管与体势(bodypotential)相关的效应。晶体管在绝缘体层上形成一个电容。这个电容上聚集的电荷可能会产生负面效应，例如，开启结构上的寄生晶体管和关态泄漏电流(off-state leakages),造成更高的电流消耗，以防动态随机存取存储器丢失信息。它也造成历史效应(historyeffect)，即晶体管与之前状态阈值电压有关的效应。在模拟电路器件中，浮体效应被称作扭结效应(Kink effect)。如图1所示，显示了 SOI MOSFET的输出特性曲线(横坐标为漏电压VD，纵坐标为漏电流Id)，其中虚线框中显示了浮体效应。
[0005]因此，提供一种双栅SOI器件结构及其制作方法以消除或改善SOI器件中的浮体效应，提高器件性能实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双栅SOI器件结构及其制作方法，用于解决现有技术中SOI器件中存在浮体效应，导致器件性能降低的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种双栅SOI器件结构，包括SOI衬底及形成于所述SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与SOI衬底的背衬底接触。
[0008]可选地，所述背衬底包括一掺杂区域，所述背栅极接触与所述掺杂区域连接。
[0009]可选地，所述背栅极接触与所述掺杂区域之间还形成有一硅化物层。
[0010]可选地，所述浅沟槽隔离结构底部到达所述埋氧层上表面。
[0011]可选地，所述MOS晶体管为PMOS或W0S。
[0012]本发明还提供一种双栅SOI器件结构的制作方法，至少包括以下步骤:
[0013]S1:提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成用于隔离有源区的浅沟槽隔离结构；
[0014]S2:在所述有源区中形成栅极、源极及漏极，并形成覆盖所述栅极、源极及漏极的钝化层，得到MOS晶体管；
[0015]S3:在所述源极、漏极及栅极上形成接触通孔，同时在所述浅沟槽隔离结构及埋氧层中形成接触通孔；
[0016]S4:在所述接触通孔中填充金属，形成栅极接触、源极接触、漏极接触及背栅极接触。
[0017]可选地，于所述步骤S3中，在所述浅沟槽隔离结构及埋氧层中形成接触通孔后，对所述接触通孔底部区域的背衬底进行掺杂，形成掺杂区域。
[0018]可选地，所述掺杂区域中的掺杂元素包括硼、磷及砷中的至少一种。
[0019]可选地，对所述接触通孔底部区域的背衬底进行掺杂后，进一步在所述接触通孔底部形成硅化物层。
[0020]可选地，所述MOS晶体管为PMOS或WOS。
[0021]如上所述，本发明的双栅SOI器件结构及其制作方法，具有以下有益效果:(I)本发明在形成接触通孔时，同时打开STI区域及其下的埋氧层，形成SOI器件的背栅极接触通孔，引出背栅，形成双栅SOI器件结构；(2)相对于传统只能在芯片封装过程中从衬底背面引出背栅的方式，本发明从MOS管正面形成背栅极接触，工艺更为简单，可以不增加光罩数量，与CMOS工艺兼容，且本发明在形成背栅极接触通孔时，可以在通孔底部进行掺杂，并形成硅化物层，可以有效降低背栅极接触与背衬底之间的接触电阻；(3)本发明的背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响；(4)本发明的双栅SOI器件中存在两个控制沟道，分别由栅极和背栅极控制，从而相同的器件面积情况下，相对于以前的器件结构，增大了器件的有效沟道宽度，增大了器件的驱动电流；(5)本发明的双栅SOI器件工作时，可以在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应。
【专利附图】
【附图说明】
[0022]图1显示为现有技术中SOI MOSFET的输出特性曲线。
[0023]图2显示为本发明的双栅SOI器件结构的剖面示意图。
[0024]图3显示为本发明的双栅SOI器件结构的制作方法中在SOI衬底中形成浅沟槽隔离结构的示意图。
[0025]图4显示为本发明的双栅SOI器件结构的制作方法中形成MOS晶体管的示意图。
[0026]图5显示为本发明的双栅SOI器件结构的制作方法中在浅沟槽隔离结构及埋氧层中形成接触通孔的示意图。
[0027]元件标号说明
[0028]I 背衬底
[0029]2 埋氧层
[0030]3 顶层硅
[0031]4 浅沟槽隔离结构
[0032]5 栅极
[0033]6 漏极
[0034]7 源极
[0035]8栅极接触
[0036]9漏极接触
[0037]10源极接触
[0038]11背栅极接触
[0039]12有源区
[0040]13接触通孔
[0041]14掺杂区域
【具体实施方式】
[0042]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0043]请参阅图2至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0044]实施例一
[0045]本发明提供一种双栅SOI器件结构，请参阅图2，显示为所述双栅SOI器件结构的剖面示意图，包括SOI衬底及形成于所述SOI衬底中并通过浅沟槽隔离结构4隔离的MOS晶体管；所述MOS晶体管包括栅极5、源极7、漏极6、栅极接触8、源极接触10、及漏极接触9 ;所述MOS晶体管还包括背栅极接触11 ;所述背栅极接触11设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构4及SOI衬底的埋氧层2，与SOI衬底的背衬底I接触。
[0046]具体的，所述SOI衬底自下而上依次包括背衬底1、埋氧层2及顶层硅3，所述浅沟槽隔离结构4形成于所述顶层硅3中，且所述浅沟槽隔离结构4底部到达所述埋氧层2上表面。
[0047]浅沟槽隔离(Shallow Trench Isolat1n, STI)技术在0.25 μ m及以下技术节点中被广泛采用，其基本工艺流程是先淀积氮化硅，然后在隔离区腐蚀出一定深度的沟槽，再进行侧墙氧化，用化学气相沉积法(Chemical Vapor Deposit1n, CVD)在沟槽中淀积氧化物，最后通过化学机械平坦化(Chemical Mechanical Planarizat1n, CMP)方法平坦化，形成沟槽隔离区和有源区。所述MOS晶体管形成于浅沟槽隔离结构隔离出的有源区中，所述MOS晶体管可以为PMOS或NMOS。
[0048]具体的，所述背衬底I中可包括一掺杂区域14，所述背栅极接触11与所述掺杂区域14连接。所述掺杂区域14可以降低所述背栅极接触11与所述背衬底I之间的接触电阻。
[0049]进一步的，所述背栅极接触11与所述掺杂区域14之间还可形成有一硅化物层(未图示)。所述硅化物层包括但不限于硅化钛、硅化钥、硅化钼、硅化钴、硅化钨等。所述硅化物层可以进一步降低所述背栅极接触11与所述背衬底I之间的接触电阻。
[0050]本发明的双栅SOI器件结构中除了栅极接触，还包括背栅极接触，该双栅SOI器件工作时，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应。并且该双栅SOI器件中存在两个控制沟道，分别由栅极和背栅极控制，分别位于源漏极之间区域的上部和下部，从而相同的器件面积情况下，相对于以前的器件结构，增大了器件的有效沟道宽度，增大了器件的驱动电流。
[0051]相对于传统只能在芯片封装过程中从衬底背面引出背栅的方式，本发明的双栅SOI器件结构的背栅极接触形成于MOS管正面，工艺更为简单，可以不增加光罩数量，与CMOS工艺兼容，且背栅极接触底部的衬底区域形成有掺杂区域，并可以进一步形成有硅化物层，二者均可以有效降低背栅极接触与背衬底之间的接触电阻，更利于通过背栅对体区电势有效进行调控，改善浮体效应。同时，本发明的背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。
[0052]实施例二
[0053]本发明还提供一种双栅SOI器件结构的制作方法，至少包括以下步骤:
[0054]S1:提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成用于隔离有源区的浅沟槽隔离结构；
[0055]S2:在所述有源区中形成栅极、源极及漏极，并形成覆盖所述栅极、源极及漏极的钝化层，得到MOS晶体管；
[0056]S3:在所述源极、漏极及栅极上形成接触通孔，同时在所述浅沟槽隔离结构及埋氧层中形成接触通孔；
[0057]S4:在所述接触通孔中填充金属，形成栅极接触、源极接触、漏极接触及背栅极接触。
[0058]首先请参阅图3，执行步骤S1:提供一自下而上依次包括背衬底1、埋氧层2及顶层硅3的SOI衬底，在所述顶层硅3中形成用于隔离有源区12的浅沟槽隔离结构4。
[0059]具体的，先在所述顶层硅3表面淀积氮化硅层作为掩模，然后在位于隔离区的顶层硅中腐蚀出一定深度的沟槽，本实施例中，所述沟槽底部到达所述埋氧层2的上表面。然后再进行侧墙氧化，用化学气相沉积法在所述沟槽中淀积氧化物如二氧化硅，最后通过化学机械平坦化方法平坦化，形成浅沟槽隔离结构4和有源区12。
[0060]然后请参阅图4，执行步骤S2:在所述有源区中形成栅极5、源极7及漏极6，并形成覆盖所述栅极、源极及漏极的钝化层，得到MOS晶体管。
[0061]具体的，首先在所述SOI衬底表面生长栅氧化层，并淀积多晶硅，利用光刻、刻蚀和离子注入等工艺形成栅极结构；然后进行轻掺杂漏(LDD)注入，在栅极5两侧的SOI衬底中形成轻掺杂漏极和轻掺杂源极；接着在所述栅极5侧壁形成侧墙，防止后续进行源漏注入时过于接近沟道以致发生源漏穿通；再对所述栅极5两侧的SOI衬底进行离子注入，从而形成源极7及漏极6。最后再形成覆盖所述栅极5、源极7及漏极6的钝化层(未图示)，对MOS管进行保护。根据掺杂类型的不同，所述MOS管可以是PMOS或NM0S，此为本领域的公知常识，此处不再详述。
[0062]再请参阅图5，执行步骤S3:在所述源极7、漏极6及栅极5上形成接触通孔(未图示)，同时在所述浅沟槽隔离结构4及埋氧层2中形成接触通孔13。
[0063]具体的，通过刻蚀形成所述接触通孔13。本发明中，可以在靠近MOS管的源极7 —侧的浅沟槽隔离结构中形成接触通孔，也可以在靠近MOS管的漏极6 —侧的浅沟槽隔离结构中形成接触通孔，本实施例中，所述接触通孔13以形成于靠近所述源极7 —侧为例。
[0064]本发明在形成接触通孔时，同时打开STI区域及其下的埋氧层，形成SOI器件的背栅极接触通孔，以利于后续从MOS管正面引出背栅，形成双栅SOI器件结构；相对于传统只能在芯片封装过程中从衬底背面引出背栅的方式，本发明从MOS管正面形成背栅极接触，工艺更为简单，可以不增加光罩数量，与CMOS工艺兼容。
[0065]进一步的，在所述浅沟槽隔离结构4及埋氧层2中形成接触通孔13后，可以对所述接触通孔13底部区域的背衬底I进行掺杂，形成掺杂区域14。所述掺杂区域14中的掺杂元素包括但不限于硼、磷及砷中的至少一种。本发明在形成背栅极接触通孔时，在通孔底部进行掺杂，可以有效降低背栅极接触与背衬底之间的接触电阻。
[0066]进一步的，对所述接触通孔13底部区域的背衬底I进行掺杂后，可以进一步在所述接触通孔13底部形成硅化物层(未图示)。硅化物层的形成方法为:首先沉积金属，然后进行快速热退火，使金属与硅反应，生成金属硅化物。硅化物层可以进一步降低背栅极接触与背衬底之间的接触电阻。
[0067]最后请参阅图2，执行步骤S4:在所述接触通孔中填充金属，形成栅极接触8、源极接触10、漏极接触9及背栅极接触11。本发明的背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。
[0068]至此，制作得到了双栅SOI器件结构，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善SOI器件的浮体效应。并且本发明制作得到的双栅SOI器件中存在两个控制沟道，分别由栅极和背栅极控制，分别位于源漏极之间区域的上部和下部，从而相同的器件面积情况下，相对于以前的器件结构，增大了器件的有效沟道宽度，增大了器件的驱动电流。
[0069]综上所述，本发明的双栅SOI器件结构及其制作方法，具有以下有益效果:(I)本发明在形成接触通孔时，同时打开STI区域及其下的埋氧层，形成SOI器件的背栅极接触通孔，引出背栅，形成双栅SOI器件结构；(2)相对于传统只能在芯片封装过程中从衬底背面引出背栅的方式，本发明从MOS管正面形成背栅极接触，工艺更为简单，可以不增加光罩数量，与CMOS工艺兼容，且本发明在形成背栅极接触通孔时，可以在通孔底部进行掺杂，并形成硅化物层，可以有效降低背栅极接触与背衬底之间的接触电阻；(3)本发明的背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响；(4)本发明的双栅SOI器件中存在两个控制沟道，分别由栅极和背栅极控制，从而相同的器件面积情况下，相对于以前的器件结构，增大了器件的有效沟道宽度，增大了器件的驱动电流；(5)本发明的双栅SOI器件工作时，可以在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0070]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种双栅SOI器件结构，包括SOI衬底及形成于所述SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触，其特征在于:所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与SOI衬底的背衬底接触。
2.根据权利要求1所述的双栅SOI器件结构，其特征在于:所述背衬底包括一掺杂区域，所述背栅极接触与所述掺杂区域连接。
3.根据权利要求2所述的双栅SOI器件结构，其特征在于:所述背栅极接触与所述掺杂区域之间还形成有一硅化物层。
4.根据权利要求1所述的双栅SOI器件结构，其特征在于:所述浅沟槽隔离结构底部到达所述埋氧层上表面。
5.根据权利要求1所述的双栅SOI器件结构，其特征在于:所述MOS晶体管为PMOS或NMOS。
6.一种双栅SOI器件结构的制作方法，其特征在于，至少包括以下步骤: 51:提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成用于隔离有源区的浅沟槽隔离结构； 52:在所述有源区中形成栅极、源极及漏极，并形成覆盖所述栅极、源极及漏极的钝化层，得到MOS晶体管； 53:在所述源极、漏极及栅极上形成接触通孔，同时在所述浅沟槽隔离结构及埋氧层中形成接触通孔； S4:在所述接触通孔中填充金属，形成栅极接触、源极接触、漏极接触及背栅极接触。
7.根据权利要求6所述的双栅SOI器件结构的制作方法，其特征在于:于所述步骤S3中，在所述浅沟槽隔离结构及埋氧层中形成接触通孔后，对所述接触通孔底部区域的背衬底进行掺杂，形成掺杂区域。
8.根据权利要求7所述的双栅SOI器件结构的制作方法，其特征在于:所述掺杂区域中的掺杂元素包括硼、磷及砷中的至少一种。
9.根据权利要求7所述的双栅SOI器件结构的制作方法，其特征在于:对所述接触通孔底部区域的背衬底进行掺杂后，进一步在所述接触通孔底部形成硅化物层。
10.根据权利要求6所述的双栅SOI器件结构的制作方法，其特征在于:所述MOS晶体管为PMOS或NMOS。
【文档编号】H01L21/336GK104201193SQ201410509909
【公开日】2014年12月10日 申请日期:2014年9月28日 优先权日:2014年9月28日
【发明者】胡志远, 张正选, 宁冰旭, 毕大炜, 彭超, 邹世昌 申请人:中国科学院上海微系统与信息技术研究所