专利名称：一种残留电压泄放电路的制作方法
技术领域：
本实用新型涉及电压泄放技术领域，具体涉及一种残留电压泄放电路。
背景技术：
目前大部分电子产品通过内部电路给外接负载电子设备供电，内部供电电源往往通过增加电感、电容、磁珠以及电阻等来满足滤波供电的需求，但是在电子产品关机的瞬间，外接负载电源输入端残留有一电压，若电子产品立即重新开机，则外接的负载无法正常复位工作，若关机数秒后再重新开机，外接负载才有可能正常复位工作。例如，当电子产品在插上U盘工作的时候，电子产品关机后，外接负载电源输入端的电压无法释放干净，残留有约O. 6V电压，马上重新开机时，则电子产品无法正常读取U盘，U盘无法正常工作。
实用新型内容本实用新型的目的是克服现有技术中电子产品关机后外接负载电源输入端有残留电压导致电子产品重新开机后负载无法正常复位工作的不足之处，提供一种残留电压泄放电路，在电子产品关机后，将残留在外接负载电源输入端的电压泄放干净，电子产品马上再次开机时，负载能正常复位工作。本实用新型的目的是通过以下技术方案来实现的一种残留电压泄放电路，包括CPU、第一常供电源、驱动模块以及在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的泄压模块，所述驱动模块设置有外接负载电源输入端和其它负载RL的输出端，所述CPU的高低电平控制输出端与驱动模块的使能端(EN)连接，第一常供电源输出端与驱动模块的电源输入端(VIN)连接。优选地，所述泄压模块包括第二常供电源、电阻R1、电阻R2、电阻R3、PNP三极管Q1、NPN三极管Q2以及电容ECl，第二常供电源与PNP三极管Ql的发射极连接的同时通过电阻R2与PNP三极管Ql的基极连接，CPU的高低电平控制输出端通过电阻R3与PNP三极管Ql的基极连接，PNP三极管Ql的集电极通过电阻Rl后通过电容ECl接地的同时与NPN三极管Q2的基极连接，NPN三极管Q2发射极接地，集电极接外接负载电源输入端。优选地，第一常供电源通过储能电感LI与驱动模块电源输入端(VIN)连接。优选地，所述驱动模块采用降压式驱动电路。优选地，所述驱动模块的降压驱动芯片开关输出端(SW)通过储能电感L2后经并联连接的电容Cl、电容EC2接地，同时通过磁珠L4后作为外接负载电源输入端，通过磁珠L3外接其它负载RL的输出端，电容EC2的正极通过电阻R5连接至降压驱动芯片的反馈输入端(FB)，反馈输入端(FB)经电阻R4接地，调整电阻R4和电阻R5的阻值可改变输出电压值。优选地，所述第一常供电源为12V电源。优选地，所述第二常供电源为CPU提供的5V电压。本实用新型一种残留电压泄放电路的工作原理[0012]电子产品开机时，第一常供电源提供12V电压输入至降压驱动芯片的电源输入端(VIN)，同时CPU向PNP三极管Ql的发射极提供5V的常供电压，CPU的高低电平控制输出端输出高电平至降压驱动芯片的使能端(EN)，此时PNP三极管Ql和NPN三极管Q2均处于截止状态，降压驱动芯片的开关输出端(SW)输出高电平至外接负载电源输入端。电子产品关机瞬间，第一常供电源提供12V电压输入至降压驱动芯片的输入端，同时CPU向PNP三极管Ql的发射极提供5V的常供电压，CPU的高低电平控制输出端输出低电平至降压驱动芯片的使能端(EN)，CPU向PNP三极管Ql的发射极提供的5V常供电压，同时此常供电压5V经R2到Ql的基极得到正向偏置电压后，CPU的高低电平控制输出端输出低电平至降压驱动芯片的使能端(EN)，同时经R3得到低电平输入至PNP三极管Ql的基极，此时PNP三极管Ql导通，Q2的集电极通过Rl和ECl充电，随着充电时间的改变，NPN三极管Q2由截止区进入放大区，电子产品关机瞬间，储能电感L2和电容EC2放电给负载RL，负载RL持续工作，由于储能电感L2和电容EC2的储能有限，其它负载RL的输出端电压迅速下降，当电压降到O. 6V左右，此O. 6V电压通过磁珠L3和磁珠L4反馈给外接负载电源输入端，此时NPN三极管Q2进入饱和区，外接负载电源输入端的输出电压约为0V，即外接负载电源输入端的残留电压被泄放干净。电子产品下次开机时，第一常供电源提供12V电压至降压驱动芯片的电源输入端(VIN), CPU的高低电平控制输出端输出高电平至降压驱动芯片的使能端(EN)，此时PNP三极管Ql和NPN三极管Q2均处于截止状态，外接负载电源输入端输出高电平，外接负载正常复位工作。本实用新型相比现有技术具有以下优点及有益效果本实用新型通过增加一个泄压模块，在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的至约为0V，确保了电子产品关机后马上重新开机时外接负载能正常复位工作，确保了电子产品的性能；而且电路简单，成本低。
图1为本实用新型一种残留电压泄放电路实施例的电路原理图。
具体实施方式
下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型创造的实施方式不限于此。
实施例如图1所示，一种残留电压泄放电路，包括CPU、第一常供电源、驱动模块以及在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的泄压模块，所述驱动模块设置有外接负载电源输入端和其它负载RL的输出端，所述CPU的高低电平控制输出端与驱动模块的使能端(EN)连接，第一常供电源输出端与驱动模块的电源输入端(VIN)连接。所述泄压模块包括第二常供电源、电阻R1、电阻R2、电阻R3、PNP三极管Q1、NPN三极管Q2以及电容ECl，第二常供电源与PNP三极管Ql的发射极连接的同时通过电阻R2与PNP三极管Ql的基极连接，CPU的高低电平控制输出端通过电阻R3与PNP三极管Ql的基极连接，PNP三极管Ql的集电极通过电阻Rl后通过电容ECl接地的同时与NPN三极管Q2的基极连接，NPN三极管Q2发射极接地，集电极接外接负载电源输入端。12V的第一常供电源通过储能电感LI与驱动模块电源输入端(VIN)连接。所述驱动模块采用降压式驱动电路。所述驱动模块的降压驱动芯片开关输出端(SW)通过储能电感L2后经并联连接的电容C1、EC2接地，同时通过磁珠L4后作为外接负载电源输入端，通过磁珠L3外接其它负载RL的输出端，电容EC2的正极通过电阻R5连接至降压驱动芯片的反馈输入端(FB)，反馈输入端(FB)经电阻R4接地，调整电阻R4和电阻R5的阻值可改变输出电压值。所述第二常供电源为CPU提供的5V电压。电子产品开机时，12V的第一常供电源输入至降压驱动芯片的电源输入端(VIN)，CPU向PNP三极管Ql的发射极提供5V的常供电压，CPU的高低电平控制输出端输出高电平至降压驱动芯片的使能端(EN)，此时PNP三极管Ql和NPN三极管Q2均处于截止状态，降压驱动芯片的开关输出端(SW)输出5V电压至外接负载电源输入端,对外接负载正常供电。在本实施例中外接负载电源输入端外接U盘，此时U盘正常工作。电子产品关机瞬间，第一常供电源12V电压输入至降压驱动芯片的电源输入端，第二常供电源5V向PNP三极管Ql的发射极提供的5V常供电压，同时此常供电压5V经R2到Ql的基极得到正向偏置电压后，CPU的高低电平控制输出端输出低电平至降压驱动芯片的使能端(EN)，同时经R3得到低电平输入至PNP三极管Ql的基极，此时PNP三极管Ql导通，NPN三极管Q2的集电极通过电阻Rl和电容ECl充电，随着充电时间的改变，NPN三极管Q2由截止区进入放大区，NPN三极管Q2进入放大区，IC =β*ΙΒ，外接负载电源输入端USB5V电流经NPN三 极管Q2发射极放电到地，调整Rl即可改变NPN三极管Q2的IC电流，从而改变了外接负载电源输入端USB5V的放电时间；调整ECl可改变充电时间，使NPN三极管Q2延迟导通，从而避开了外接负载电源输入端USB5V放电的高电流区，同时对Q2起到了保护作用。电子产品关机瞬间，储存有能量的电感L2通过反向电动势和电容EC2本身储能放电的性能通过磁珠L3或者磁珠L4放电给负载RL，负载RL持续工作，但是由于电感L2和电容EC2的储能有限，其它负载RL的输出端电压迅速下降，当电压降到O. 6V左右，由于负载RL都是由一些各种各样的IC组成，而IC内部的PN结导通电压为O. 7V,而O. 6V已经低于此电压，所以IC内部的PN结无法导通，从而O. 6V的电压无法通过负载RL释放，此0.6V电压通过磁珠L3和磁珠L4反馈给外接负载电源输入端，此时NPN三极管Q2进入饱和区，NPN三极管Q2集电极的残留电压被拉低至O电压，即UCE ^ 0V。电子产品下次开机时，第一常供电源提供12V电压至降压驱动芯片的输入端，CPU的高低电平控制输出端输出高电平至降压驱动芯片的使能端(ΕΝ)，此时Ql、Q2处于截止状态，外接负载电源输入端输出高电平，外接U盘正常复位工作。本实用新型通过增加一个泄压模块，在CPU的高低电平控制输出端输出为低电平时将外接负载电源输入端电平拉低的至约为0V，确保了电子产品关机后马上重新开机时外接负载能正常复位工作，确保了电子产品的性能；而且电路简单，成本低。以上所述实施例仅表达了本实用新型的实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
权利要求1.一种残留电压泄放电路，包括CPU、第一常供电源以及驱动模块，所述驱动模块设置有外接负载电源输入端和其它负载RL的输出端，所述CPU的高低电平控制输出端与驱动模块的使能端(EN)连接，第一常供电源输出端与驱动模块的电源输入端(VIN)连接，其特征在于还包括在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的泄压模块。
2.根据权利要求1所述残留电压泄放电路，其特征在于所述泄压模块包括第二常供电源、电阻R1、电阻R2、电阻R3、PNP三极管Q1、NPN三极管Q2以及电容ECl，第二常供电源与PNP三极管Ql的发射极连接的同时通过电阻R2与PNP三极管Ql的基极连接，CPU的高低电平控制输出端通过电阻R3与PNP三极管Ql的基极连接，PNP三极管Ql的集电极通过电阻Rl后通过电容ECl接地的同时与NPN三极管Q2的基极连接，NPN三极管Q2发射极接地，集电极接外接负载电源输入端。
3.根据权利要求2所述残留电压泄放电路，其特征在于第一常供电源通过储能电感LI与驱动模块电源输入端(VIN)连接。
4.根据权利要求3所述残留电压泄放电路，其特征在于所述驱动模块采用降压式驱动电路。
5.根据权利要求4所述残留电压泄放电路，其特征在于所述驱动模块的降压驱动芯片开关输出端(SW)通过储能电感L2后经并联连接的电容Cl、电容EC2接地，同时通过磁珠L4后作为外接负载电源输入端，通过磁珠L3连接至其它负载RL的输出端，电容EC2的正极通过电阻R5连接至降压驱动芯片的反馈输入端(FB)，反馈输入端(FB)经电阻R4接地。
6.根据权利要求5所述残留电压泄放电路，其特征在于所述第一常供电源为12V电源。
7.根据权利要求6所述残留电压泄放电路，其特征在于所述第二常供电源为CPU提供的5V电压。
专利摘要本实用新型涉及一种残留电压泄放电路，包括CPU、第一常供电源、驱动模块以及在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的泄压模块，所述驱动模块设置有外接负载电源输入端和其它负载RL的输出端，所述CPU的高低电平控制输出端与驱动模块的使能端(EN)连接，第一常供电源输出端与驱动模块的电源输入端(VIN)连接。本实用新型通过增加一个泄压模块，在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的至约为0V，确保了电子产品关机后马上重新开机时外接负载能正常复位工作，确保了电子产品的性能；而且电路简单，成本低。
文档编号H02H9/04GK202906457SQ20122040782
公开日2013年4月24日 申请日期2012年8月16日 优先权日2012年8月16日
发明者伍良浩, 蒋厚荣 申请人:惠州市德赛西威汽车电子有限公司