静电放电保护电路的制作方法

本发明涉及一种静电放电保护电路，特别是涉及一种通过控制电路及高压晶体管的配置来减少电路设计布局面积的静电放电保护电路。

背景技术：

静电放电为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如在地毯上行走的人体，于相对湿度较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。在封装集成电路的机器或测试集成电路的仪器，亦可能产生约几百至几千伏的静态电压。当上述的带电体(人体、机器或仪器)接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。为防止集成电路因静电放电现象而损坏，一般会在其中加入静电放电保护组件。

一般与接垫耦接的内部电路常会设置有第一导电型的接合区域，例如，高电压n型阱区(high-voltagen-well,hvnw)，而与其他内部组件形成n型-p型-n型-p型的架构，而此n型-p型-n型-p型架构的崩溃电压极有可能低于静电放电保护组件的逆向导通电压。因此，在一般电路设计中，内部电路需要使用符合静电防护规则的方式来布局，如此一来，与接垫耦接的装置需与其他装置间隔一段距离，例如60μm，来使n型-p型-n型-p型架构的崩溃电压比静电放电保护组件的逆向导通电压高。

然而，在依循静电防护规则的前提下，会导致在电路设计布局时需要较大的面积，并且导致设计布局的时间成本增加，更甚至对于一些固定的电路模块必需再重新设计布局。

故，如何通过静电电路架构的改良，来减少内部电路在电路设计布局时所需的面积，来克服上述的缺陷，已成为所述项事业所欲解决的重要课题之一。

技术实现要素：

本发明所要解决的技术问题在于，针对现有技术的不足提供一种静电放电保护电路，来减少内部电路在电路设计布局时所需的面积，同时能达成静电防护的效果。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种静电放电保护电路，所述静电放电保护电路包括内部电路、接垫、第一高压晶体管、静电保护组件及控制电路。所述第一高压晶体管的第一端耦接所述接垫，所述第一高压晶体管的第二端耦接所述内部电路，且所述第一高压晶体管包括一控制端。所述静电保护组件的一端耦接所述第一高压晶体管的所述第一端，所述静电保护组件的另一端接地。控制电路耦接所述第一高压晶体管的所述控制端与一接地端之间，所述控制电路经配置以在所述接垫接收到一静电电压时，控制所述第一高压晶体管关断。

优选地，所述第一高压晶体管为一耗尽型n型金属氧化物半导体场效应(mos)晶体管，所述第一高压晶体管的漏极耦接所述接垫，所述第一高压晶体管的源极耦接所述内部电路，其中所述控制电路还包括一第一电阻以及一第二高压晶体管。所述第一电阻的一第一端连接于所述接垫及所述开关晶体管的漏极。所述第二高压晶体管的漏极连接于所述电阻的一第二端及所述第一高压晶体管的所述控制端，所述第二高压晶体管的源极与栅极接地。

优选地，所述第一高压晶体管的崩溃电压在约12v至100v的范围内。

优选地，所述第二高压晶体管为一n型横向扩散金属氧化物半导体(ldmos)晶体管。

优选地，所述第二高压晶体管的崩溃电压大于40v。

优选地，所述第一电阻的电阻值为约100kω。

优选地，所述静电保护组件包括一esd静电二极管，所述esd静电二极管的正极接地，所述二极管的负极耦接所述接垫。

优选地，所述第一高压晶体管为一p型金属氧化物半导体场效应晶体管(mosfet)，所述第一高压晶体管的源极耦接所述接垫，所述第一高压晶体管的漏极耦接所述内部电路，其中所述控制电路还包括一电容、一齐纳二极管以及一第二电阻。所述电容的一端耦接所述接垫，所述电容的另一端耦接所述第一高压晶体管的栅极。所述齐纳二极管的正极耦接所述第一高压晶体管的栅极，所述齐纳二极管的负极耦接所述接垫。所述第二电阻的一端耦接所述电容、所述齐纳二极管及所述第一高压晶体管的所述控制端，所述第二电阻的另一端接地。

优选地，所述第一高压晶体管的崩溃电压为在约12v至100v的范围内。

优选地，所述齐纳二极管的逆向崩溃电压为5v。

本发明的其中一有益效果在于，本发明所提供的静电放电保护电路，其能通过“控制电路”以及“高压晶体管”的技术方案，来减少电路设计布局面积，同时在静电放电(electrostaticdischarge，esd)事件发生时，能够限制内部电路所接受到的电压低于其崩溃电压。另一方面，在正常操作模式下，“高压晶体管”经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明第一实施例的静电放电保护电路的电路布局图。

图2为本发明第二实施例的静电放电保护电路的电路布局图。

图3为本发明第三实施例的静电放电保护电路的电路布局图。

图4为本发明的静电放电保护电路的电压电流曲线图。

具体实施方式

以下是通过特定的具体实施例来说明本发明所公开有关“静电放电保护电路”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。

应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

第一实施例

请参阅图1所示，图1为本发明第一实施例的静电放电保护电路的电路布局图。由上述图中可知，本发明第一实施例提供一种静电放电保护电路1，其包括接垫102、内部电路104、控制电路106、静电保护组件108及第一高压晶体管t1。

详细而言，接垫102可接收来自高压电压源的电源电压vcc，而第一高压晶体管t1的第一端耦接接垫102，其第二端耦接内部电路104，且具有一控制端，此控制端用于依据供应至其的电压而使第一高压晶体管t1在导通状态与关断状态之间切换。

静电保护组件108，一端耦接第一高压晶体管t1的第一端，另一端接地。控制电路106耦接第一高压晶体管t1的控制端与一接地端之间，控制电路106经配置以在接地端接收到一静电电压时，控制第一高压晶体管t1关断。

在本实施例中，为避免因为静电放电现象损毁内部电路104中的组件，静电保护组件108可直接耦接至接垫102。举例来说，静电保护组件108可平行耦接至第一高压晶体管t1以使得至少部分的静电放电电荷可经由静电保护组件108分流。

除了平行配置于第一高压晶体管t1的静电保护组件108之外，还配置了控制电路106。控制电路106可例如为一种箝制电路，其耦接于接地端与第一高压晶体管t1的栅极之间，当静电事件发生，尽管已设置有静电保护组件108，控制电路106可进一步侦测电位上升并控制第一高压晶体管t1的控制端电压，使第一高压晶体管t1关断。

因此，通过此配置，内部电路104可依循较低电压标准的静电防护规则进行电路设计布局，可大幅减少电路设计布局面积，同时在静电放电(electrostaticdischarge，esd)事件发生时，能够限制内部电路104所接受到的电压低于其崩溃电压。另一方面，在正常操作模式下，高压晶体管经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。

第二实施例

请参阅图2所示，图2为本发明第二实施例的静电放电保护电路的电路布局图。由上述图中可知，本发明第二实施例另提供一种静电放电保护电路1’，其包括接垫102、内部电路104、控制电路106、静电保护组件108及第一高压晶体管t1’。在本实施例中，类似的组件采用类似的组件符号，并且省略重复叙述。

静电保护组件108包括一esd静电二极管d1，所述esd静电二极管d1的正极接地，负极耦接接垫102。详细来说，静电保护组件108可例如为esd静电二极管d1，并联于电路中，当电路正常工作时，其处于截止状态(高阻态)，不影响线路正常工作，当电路出现异常过压并达到其击穿电压时，可迅速由高阻态变为低阻态，给瞬间电流提供低阻抗导通路径，同时把异常高压箝制在一个安全水平之内，从而保护被保护ic或线路；当异常过压消失，其恢复至高阻态，电路正常工作。在本实施例中，esd静电二极管d1的击穿电压可例如为50v。

另一方面，在本实施例中，第一高压晶体管t1’可为一耗尽型n型金属氧化物半导体场效应(mos)晶体管，第一高压晶体管t1’的漏极耦接接垫102，第一高压晶体管t1’的源极耦接内部电路104。较佳的，第一高压晶体管t1’的崩溃电压可在12v-100v的范围内，并且较佳者可为约55v。

更进一步，控制电路106还包括第一电阻r1以及第二高压晶体管t2。第一电阻r1的第一端连接于接垫102及第一高压晶体管t1’的漏极。第二高压晶体管t2的漏极连接于第一电阻r1的第二端及第一高压晶体管t1’的控制端，亦即，栅极，第二高压晶体管t2的源极与栅极接地。第一电阻r1可采用高电阻值，例如，100kω。此外，第二高压晶体管t2可例如为一n型横向扩散金属氧化物半导体(ldmos)晶体管，且崩溃电压大于或等于40v。

举例来说，在正常操作模式下，而没有esd事件发生时，第一高压晶体管t1’的栅极的偏压为0。由于耗尽型nmos的临界电压(thresholdvoltage)是低于0v，例如，-0.7v。因此，第一高压晶体管t1’总是呈现导通的状态，因此，第一高压晶体管t1’经配置而操作在线性区，因此导通电阻相对较小，内部电路104可正常接收来自接垫102的信号。

另一方面，当esd事件发生时，以本实施例而言，超过40v的电压将通过第一电阻r1的第二端将电位向上抬升，在超过第二高压晶体管t2的崩溃电压时，会通过第二高压晶体管t2向接地端方向产生一电流，另外会有超过40v的一偏压产生使第一高压晶体管t1’关断，并作为接垫102与内部电路104之间高阻抗的等效电阻，并且，藉由esd静电二极管d1及第一高压晶体管t1’的配置，可将内部电路104所承受的静电电压局限在约50v的范围内，而不致达到第一高压晶体管t1’及内部电路104的崩溃电压，进而达到保护内部电路104的目的。

因此，通过此配置，内部电路104在esd事件发生时仍不会受到高电压的影响，而可依循较低电压标准的静电防护规则进行电路设计布局，可大幅减少电路设计布局面积，同时在静电放电(electrostaticdischarge，esd)事件发生时，能够限制内部电路104所接受到的电压低于内部电路104的崩溃电压。另一方面，在正常操作模式下，第一高压晶体管经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。

第三实施例

请参阅图3所示，图3为本发明第三实施例的静电放电保护电路的电路布局图。由上述图中可知，本发明第三实施例另提供一种静电放电保护电路1”，其包括接垫102、内部电路104、控制电路106、静电保护组件108及第一高压晶体管t1”。在本实施例中，类似的组件采用类似的组件符号，并且省略重复叙述。

类似的，静电保护组件108可例如为esd静电二极管d1，并联于电路中，当电路正常工作时，其处于截止状态(高阻态)，不影响线路正常工作，当电路出现异常过压并达到其击穿电压时，可迅速由高阻态变为低阻态，给瞬间电流提供低阻抗导通路径，同时把异常高压箝制在一个安全水平之内，从而保护被保护ic或线路；当异常过压消失，其恢复至高阻态，电路正常工作。在本实施例中，esd静电二极管d1的击穿电压可例如为50v。

另一方面，在本实施例中，第一高压晶体管t1”可为p型金属氧化物半导体场效应晶体管(mosfet)，第一高压晶体管t1”的源极耦接接垫，第一高压晶体管的漏极耦接内部电路104。较佳的，第一高压晶体管t1”的崩溃电压可为55v。

更详细而言，在本实施例中，控制电路106还包括电容c1、齐纳二极管z1及第二电阻r2。电容c1的一端耦接接垫102，另一端耦接第一高压晶体管t1”的栅极。齐纳二极管z1的正极耦接第一高压晶体管t1”的栅极，负极耦接接垫102。第二电阻r2的一端耦接电容c1、齐纳二极管z1及第一高压晶体管t1”的控制端，亦即，栅极，第二电阻r2的另一端接地。第二电阻r2可采用高电阻值，例如，400kω，且齐纳二极管z1的逆向崩溃电压为5v。

一般而言，即使电流变动，齐纳二极管z1也能保持电压稳定不波动，因此可将其装设在定电压回路上，用来保护ic等不受突波电流和静电伤害。相较于一般二极管顺向使用，齐纳二极管能够逆向使用。齐纳二极管的逆向崩溃电压亦称为齐纳电压(vz)，而当下的电流值即称为齐纳电流(iz)。

举例来说，在正常操作模式下，而没有esd事件发生时，第一高压晶体管t1”的栅极与通过第二电阻r2与接地端耦接，其偏压为低电位。因此，第一高压晶体管t1”维持导通状态，因此，第一高压晶体管t1’经配置而操作在线性区，因此导通电阻相对较小，内部电路104可正常接收来自接垫102的讯号。

另一方面，当esd事件发生时，以本实施例而言，大于50v的电压将使齐纳二极管z1产生逆偏电流而向接地端分流，而齐纳二极管z1的正极将产生约5v的偏压。此偏压将使第一高压晶体管t1”关断，第一高压晶体管t1”并作为接垫102与内部电路104之间高阻抗的等效电阻，达到保护内部电路104的目的。

请进一步参阅图4，其为本发明的静电放电保护电路的电压电流曲线图。如图所示，曲线a为静电放电(esd)测试的电压电流曲线，曲线b为内部电路104的临界电压电流曲线，曲线c为静电放电(esd)测试时控制电路106启动保护机制的电压电流曲线。由图可知，静电放电(esd)测试的崩溃电压约为45v，内部电路104的崩溃电压约为55v，而通过第一高压晶体管及控制电路的配置，本发明的静电放电保护电路能够将内部电路104承受的电压箝制于约50v的范围内，可使内部电路104不致受损。

因此，通过此配置，内部电路104在esd事件发生时仍不会受到高电压的影响，而可依循较低电压标准的静电防护规则进行电路设计布局，可大幅减少电路设计布局面积，同时在静电放电(electrostaticdischarge，esd)事件发生时，能够限制内部电路104所接受到的电压低于内部电路104的崩溃电压。另一方面，在正常操作模式下，第一高压晶体管经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。

实施例的有益效果

本发明的其中一有益效果在于，本发明所提供的静电放电保护电路，其能通过“控制电路”以及“高压晶体管”的技术方案，来减少电路设计布局面积，同时在静电放电(electrostaticdischarge，esd)事件发生时，能够限制内部电路所接受到的电压低于其崩溃电压。另一方面，在正常操作模式下，“高压晶体管”经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。