，而将第三晶体管N23配置于输出节点B与第二晶体管N22之间。
[0042]第一晶体管P11、第一晶体管P21、第二晶体管N12以及第二晶体管N22根据第一时钟信号CKl而被驱动，第三晶体管N13以及第三晶体管N23根据第二时钟信号CK2而被驱动。
[0043]在本实施方式中，输出电路10以包括逆变器INl以及逆变器IN2的方式而被构成。逆变器INl使第一时钟信号CKl反相，并输出至第一晶体管Pll的栅极、第二晶体管N12的栅极以及逆变器IN2。逆变器IN2使逆变器INl的输出信号反相，并输出至第一晶体管P21以及第二晶体管N22的栅极。另外，在第三晶体管N13以及第三晶体管N23的栅极上输入有第二时钟信号CK2。
[0044]电荷泵电路30以包括:二极管D1、二极管D2、二极管D3、二极管D4、二极管D5、电容元件Cl、电容元件C2、电容元件C3、电容元件C4以及电容元件CL的方式而被构成。在本实施方式中为，使被输入至输入端子Vin的第一电位VDD升高从而获得输出电压VPP的结构。另外，电荷泵电路30也可以以作为输出电压VPP而输出负电压的方式而被构成。
[0045]二极管D1、二极管D2、二极管D3、二极管D4以及二极管D5，从输入端子Vin向输出端子Vout依次被串联连接。电容元件Cl的一端与二极管Dl的阴极和二极管D2的阳极相连接，电容元件Cl的另一端与输出电路10的输出节点A相连接。电容元件C2的一端与二极管D2的阴极以及二极管D3的阳极相连接，电容元件C2的另一端与输出电路10的输出节点B相连接。电容元件C3的一端与二极管D3的阴极和二极管D4的阳极相连接，电容元件C3的另一端与输出电路10的输出节点A相连接。电容元件C4的一端与二极管D4的阴极以及二极管D5的阳极相连接，电容元件C4的另一端与输出电路10的输出节点B相连接。电容元件CL的一端与二极管D5的阴极以及输出端子Vout相连接，电容元件CL的另一端与第二电位VSS相连接。
[0046]图2为表示生成第一时钟信号CKl和第二时钟信号CK2的时钟信号的生成电路20的结构示例的电路图。
[0047]时钟信号生成电路20以包括触发电路DF21、触发电路DF22、逆变器IN21、逆变器IN22、逆变器IN23、逆变器IN24、以及或非门电路N0R21的方式而被构成。触发电路DF21和触发电路DF22为D型的触发电路。触发电路具有:时钟输入端子的C端子、数据输入端子的D端子、复位端子的R端子、以及输出端子的Q端子。在触发电路DF21和触发电路DF22的R端子上输入有使能信号EN。
[0048]在触发电路DF21的C端子上输入有基准时钟信号0SC。来自触发电路DF21的Q端子的输出信号被输入至逆变器IN21以及或非门电路N0R21的一个输入端子。逆变器IN21的输出信号被输入至逆变器IN22以及触发电路DF21的D端子。逆变器IN22输出第二时钟信号CK2。
[0049]在或非门电路N0R21的另一个输入端子上输入有基准时钟信号0SC。或非门电路N0R21的输出信号被输入至触发电路DF22的C端子。来自触发电路DF22的Q端子的输出信号被输入至逆变器IN23。逆变器IN23的输出信号被输入至逆变器IN24以及触发电路DF22的D端子。逆变器IN24输出第一时钟信号CKl。
[0050]图3为表不驱动电路I和时钟信号生成电路20的动作不例的时序图。在图3中，从上方起依次示出基准时钟信号0SC、第一时钟信号CK1、第二时钟信号CK2、驱动时钟信号CPl和驱动时钟信号CP2。
[0051]时钟信号生成电路20将基准时钟信号OSC进行二分之一分频，生成第二时钟信号CK2。另外，时钟信号生成电路20使第二时钟信号CK2以基准时钟信号OSC的半个时钟的量而延迟并使其反相，并生成相当于二分之一分频的信号的第一时钟信号CKl。时钟信号生成电路20，通过将或非门电路N0R21的输出信号输入至触发电路DF22的C端子，从而生成第一时钟信号CKl。如此通过时钟信号生成电路20而生成的第二时钟信号CK2为，在第一时钟信号CKl的电压电平变化的期间内电压电平不变的信号。第二时钟信号CK2为与第一时钟信号CKl相比频率较高的时钟信号。
[0052]输出电路10根据第一时钟信号CKl、和在第一时钟信号CKl的电压电平变化期间内电压电平不变的信号即第二时钟信号CK2，来生成驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)，并根据第二时钟信号CK2而在驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态。输出电路10在第二时钟信号CK2为低电平的期间内，即驱动时钟信号的电压电平变化之前的期间内，将驱动时钟信号的输出节点控制于高阻抗状态。并且，在图3中，用虚线表示的期间(例如，驱动时钟信号CPl的从时刻t6至时刻t7的期间)，表示将对应的输出节点A或输出节点B控制为高阻抗状态。
[0053]例如，在图3中的时刻t3至时刻t5的期间内，第一时钟信号CKl和第二时钟信号CK2均为高电平。在这种情况下，第一晶体管Pll变成0N(导通)状态，第二晶体管N12变成OFF (断开)状态，第三晶体管N12变成ON状态，输出节点B作为驱动时钟信号CP2而输出低电平。
[0054]在图3中的时刻t5至时刻t6的期间内，第一时钟信号CKl为高电平，第二时钟信号CK2为低电平。在这种情况下，第一晶体管Pll变成ON状态，第二晶体管N12变成OFF状态，第三晶体管NI3变成OFF状态，输出节点A作为驱动时钟信号CPI而输出高电平。另夕卜，第一晶体管P21变成OFF状态，第二晶体管N22变成ON状态，第三晶体管N23变成OFF状态，输出节点B被控制为高阻抗状态。
[0055]在图3中的时刻t6至时刻t7的期间内，第一时钟信号CKl和第二时钟信号CK2均为低电平。在这种情况下，第一晶体管Pll变成OFF状态，第二晶体管N12变成ON状态，第三晶体管NI3变成OFF状态，输出节点A被控制为高阻抗状态。另外，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成OFF状态，输出节点B作为驱动时钟信号CP2而输出高电平。
[0056]在图3中的时刻t7至时刻t9的期间内，第一时钟信号CKl为低电平，第二时钟信号CK2为高电平。在这种情况下，第一晶体管Pll变成OFF状态，第二晶体管N12变成ON状态，第三晶体管NI3变成ON状态，输出节点A作为驱动时钟信号CPI而输出低电平。另夕卜，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成ON状态，输出节点B作为驱动时钟信号CP2而输出高电平。
[0057]在图3中的时刻t9至时刻tlO的期间内，第一时钟信号CKl和第二时钟信号CK2均为低电平。在这种情况下，第一晶体管Pll变成OFF状态，第二晶体管N12变成ON状态，第三晶体管NI3变成OFF状态，输出节点A被控制为高阻抗状态。另外，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成OFF状态，输出节点B作为驱动时钟信号CP2而输出高电平。
[0058]在图3中的时刻tlO至时刻til的期间内，第一时钟信号C