CPl和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态。
[0083]例如，在图3中的从时刻t2至时刻t6的期间、时刻t7至时刻t9的期间、时刻110至时刻tl4的期间、以及时刻tl5之后的期间内驱动电路I根据第一时钟信号CKl和第二时钟信号CK2来生成驱动时钟信号CPl的工序，与步骤SlOO的生成工序相对应。
[0084]另外，在图3中的时刻tl至时刻t2的期间、时刻t6至时刻t7的期间、时刻t9至时刻tlO的期间、以及时刻tl4至时刻tl5的期间内驱动电路I将输出驱动时钟信号CPl的输出节点A控制为高阻抗状态的工序，与步骤S102的控制工序相对应。另外，在本实施方式中，在步骤S102的控制工序中，驱动电路I在第一时钟信号CKl的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号CPl的输出节点A也控制为高阻抗状
??τ O
[0085]另外，在图3中的时刻tl至时刻t2的期间、时刻t3至时刻t5的期间、时刻t6至时刻tlO的期间、时刻til至时刻tl3的期间、以及时刻tl4之后的期间内驱动电路I根据第一时钟信号CKl和第二时钟信号CK2来生成驱动时钟信号CP2的工序，与步骤SlOO的生成工序相对应。
[0086]另外，在图3中的时刻t2至时刻t3的期间、时刻t5至时刻t6的期间、时刻tlO至时刻til的期间、以及、时刻tl3至时刻tl4的期间内驱动电路I将输出驱动时钟信号CP2的输出节点B控制为高阻抗状态的工序，与步骤S102的控制工序相对应。另外，在本实施方式中，在步骤S102的控制工序中，驱动电路I在第一时钟信号CKl的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号CP2的输出节点B也控制为高阻抗状
??τ O
[0087]根据本实施方式所涉及的电荷泵电路30的控制方法，由于在驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够减小用于产生驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的输出电路10中流通的贯穿电流。因此，能够实现可减小消耗电流的电荷泵电路30的控制方法。
[0088]另外，根据本实施方式所涉及的电荷泵电路30的控制方法，由于在第一时钟信号CKl的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号(驱动时钟信号CPl和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够通过简单的结构来实现电荷泵电路30的控制方法。
[0089]另外，即使使用第二实施方式所涉及的驱动电路Ia来代替驱动电路1，也同样能够实现本实施方式所涉及的电荷泵电路30的控制方法，并能够取得同样的效果。
[0090]以上，虽然对本实施方式或改变例进行了说明，但是本发明并不仅限于这些本实施方式或改变例，能够在不脱离本发明的主旨的范围内实施各种方式。
[0091]本发明包括与实施方式中所说明的结构实质上相同的结构(例如，功能、方法以及结果相同的结构，或者目的以及效果相同的结构)。另外，本发明包括将实施方式中所说明的结构的非本质的部分进行了替换的结构。另外，本发明包括能够取得与实施方式中所说明的结构相同的作用效果的结构，或者能够达到相同目的的结构。另外，本发明包括将公知技术附加于实施方式中所说明的结构中的结构。
[0092]符号说明
[0093]l、la…驱动电路;10、10a…输出电路;20…时钟信号生成电路;30…电荷泵电路；100、10a…集成电路装置;A、B…输出节点;AND11、AND12…与门电路;C1、C2、C3、C4、CL...电容元件；CK1...第一时钟信号；CK2...第二时钟信号；CP1、CP2...驱动时钟信号；D1?D5…二极管；DF21、DF22…触发电路；EN…使能信号;IN1、IN2、IN21、IN22、IN23、IN24…逆变器；0SC…基准时钟信号;N12、N14、N22、N24…第二晶体管;N13、N23…第三晶体管;N0R21...或非门电路；P11、P21…第一晶体管；VDD...第一电位；Vin…输入端子；Vout…输出端子；VPP...输出信号；VSS…第二电位。
【主权项】
1.一种驱动电路，具备: 输出电路，其具有将对电荷泵电路进行驱动的驱动时钟信号输出至所述电荷泵电路的输出节点， 所述输出电路根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成所述驱动时钟信号， 且所述输出电路根据所述第二时钟信号而在所述驱动时钟信号的电压电平变化之前的期间内以提高所述输出节点的阻抗的方式进行控制。2.如权利要求1所述的驱动电路，其中， 所述输出电路在所述第一时钟信号的电压电平变化的期间之前的期间或之后的期间内，以提高所述输出节点的阻抗的方式进行控制。3.如权利要求1所述的驱动电路，其中， 所述第二时钟信号的频率为所述第一时钟信号的频率的两倍。4.如权利要求1至3中的任一项所述的驱动电路，其中， 所述输出电路包括第一传导型的第一晶体管、第二传导型的第二晶体管和第三晶体管， 所述第一晶体管被连接于第一电位与所述输出节点之间， 所述第二晶体管和所述第三晶体管被串联连接于第二电位与所述输出节点之间， 所述第一晶体管和所述第二晶体管根据所述第一时钟信号而被驱动， 所述第三晶体管根据所述第二时钟信号而被驱动。5.一种集成电路装置，包括: 权利要求1至4中的任一项所述的驱动电路； 所述电荷泵电路。6.一种电荷泵电路的控制方法，包括: 生成工序，根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成对电荷泵电路进行驱动的驱动时钟信号； 控制工序，根据所述第二时钟信号，而在所述驱动时钟信号的电压电平变化之前的期间内，以提高输出所述驱动时钟信号的输出节点的阻抗的方式进行控制。
【专利摘要】本发明提供了一种能够减小消耗电流的驱动电路、集成电路装置以及电荷泵电路的控制方法。驱动电路(1)具备输出电路(10)，输出电路(10)具有将对电荷泵电路30进行驱动的驱动时钟信号(CP1)及驱动时钟信号(CP2)输出至电荷泵电路(30)的输出节点(A)及输出节点(B)，输出电路(10)根据第一时钟信号(CK1)和在第一时钟信号(CK1)的电压电平变化的期间内电压电平不变的信号即第二时钟信号(CK2)来生成驱动时钟信号(CP1)及驱动时钟信号(CP2)，并根据第二时钟信号(CK2)而在驱动时钟信号(CP1)和驱动时钟信号(CP2)的电压电平变化之前的期间内将驱动时钟信号(CP1)及驱动时钟信号(CP2)的输出节点(A)及输出节点(B)控制为高阻抗状态。
【IPC分类】H02M3/07
【公开号】CN104935162
【申请号】CN201510125682
【发明人】德田泰信
【申请人】精工爱普生株式会社
【公开日】2015年9月23日
【申请日】2015年3月20日
【公告号】US20150270829