正负电位生成电路的制作方法
【专利说明】正负电位生成电路
[0001]相关申请的引用
[0002]本申请基于并请求2014年6月23日申请的在先日本专利申请2014 — 128594号的优先权，在此引用其全部内容。
技术领域
[0003]这里说明的实施方式整体涉及生成正电位及负电位的正负电位生成电路。
【背景技术】
[0004]在便携电话、智能手机等便携终端的高频电路部中，发送电路和接收电路经由高频信号用开关电路(以下，高频开关电路)，选择性地与共通的天线连接。以往，将使用化合物半导体的HEMT (High Electron Mobility Transistor:高电子迀移率晶体管)用于这样的高频开关电路的开关元件，然而出于近年来的低价格和小型化的需求，正在研究向形成在娃基板上的MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)的替换。
[0005]但是，通常的在硅基板上形成的MOSFET中，由于源极或漏极电极与硅基板之间的寄生电容较大，并且硅是半导体，所以有高频信号的电力损耗较大的问题。因此，提出了将高频开关电路形成在SOI (Silicon On Insulator:绝缘体上娃)基板上的技术。
[0006]高频开关的接通电位是高频开关内的MOSFET成为导通状态而导通电阻变得充分小的栅极电位。此外，断开电位是MOSFET成为截止状态、既使重叠高频信号也能够充分维持截止状态的栅极电位。
[0007]当接通电位低于所希望的电位(例如3V)时，高频开关内的FET的导通电阻变低，插入损失和导通畸变增大。此外，当断开电位高于所希望的电位(例如一 2V)时，最大允许输入功率降低，截止畸变增大。
[0008]这样，如果高频开关的栅极电位没有在导通时和截止时都设定为最合适的电位，则高频开关的电特性变差。由于这样的情况，需要用于将高频开关的栅极电位设定为所希望的电位的电源电路。
[0009]通常，电源电路利用电荷栗(charge pump)生成所希望的电位。电荷栗由于与时钟信号同步进行电压的升压、降压动作，所以会向接地线重叠周期性的高次谐波噪声。
[0010]因此，若将高频开关与电源电路一起形成在S0I基板上，则电源电路的接地线上的尚次谐波噪声会混入尚频开关的接地线，在以尚频开关切换的尚频?目号上也会重置该尚次谐波噪声，有可能产生接收灵敏度降低等问题。
【发明内容】
[0011]实施方式提供一种使生成正电位和负电位时发生的高次谐波噪声不重叠到接地线上的正负电位生成电路。
[0012]根据一个实施方式，正负电位生成电路具备:从一端侧输出正电位并从另一端侧输出负电位的电荷栗；将上述正电位中包含的高次谐波噪声除去的第一滤波器；对上述第一滤波器的输出电位进行调整的第一箝位电路；将上述负电位中包含的高次谐波噪声除去的第二滤波器；以及对上述第二滤波器的输出电位进行调整的第二箝位电路。上述电荷栗使从上述一端侧输出的电流全部流到上述第一滤波器，并且使从上述第二箝位电路通过上述第二滤波器的电流全部流到上述另一端侧。
[0013]根据上述结构的正负电位生成电路，能够提供使生成正电位和负电位时发生的高次谐波噪声不重叠到接地线上的正负电位生成电路。
【附图说明】
[0014]图1是表示内置第一实施方式的正负电位生成电路1的高频开关电路2的概略结构的框图。
[0015]图2是表示第一实施方式的正负电位生成电路1的内部结构的电路图。
[0016]图3是一比较例的电荷栗11的电路图。
[0017]图4是说明图3的电荷栗11的不良情况的图。
[0018]图5是表示电平转换器25的内部结构的一例的电路图。
[0019]图6是表示第二实施方式的正负电位生成电路1的内部结构的电路图。
[0020]图7是表示第三实施方式的正负电位生成电路1的内部结构的电路图。
【具体实施方式】
[0021]以下，参照附图来说明本发明的实施方式。在以下的实施方式中，以正负电位生成电路内的特征性结构以及动作为中心进行说明，但在正负电位生成电路中也可以存在以下的说明中省略了的结构及动作。并且，这些省略了的结构及动作也包含在本实施方式的范围中。
[0022](第一实施方式)
[0023]图1是表示内置第一实施方式的正负电位生成电路1的高频开关电路2的概略结构的框图。图1的高频开关电路2具备控制电路3和高频开关部4。本实施方式中，要记住，是将图1的高频开关电路2的整体形成在半导体基板(例如SOI基板)上。由此，能够形成单片(one chip)化，容易向便携电话等轻薄短小的电子设备进行安装。
[0024]控制电路3具有电源电路5、解码器6以及驱动电路7。电源电路5利用电源电位Vdd生成正电位Vp和负电位Vn。如后述那样，在电源电路5的内部设有正负电位生成电路1。解码器6对从高频开关电路2的外部输入的开关控制信号Vcl、Vc2等进行解码，生成解码信号Dl、D2、D3等。驱动电路7基于解码信号D1等，生成用于对高频开关部4进行切换控制的切换控制信号contl、contl/、cont2、cont2/等。
[0025]高频开关部4具有直通(through) FET组8和分路(shunt) FET组9。直通FET组8和分路FET组9分别具有共用栅极电位的串联连接的多个M0SFET。直通FET组8的一端连接于共通信号节点RF_com，直通FET组8的另一端连接于对应的高频信号节点RF1、RF2等。共通信号节点RF_com与例如未图示的天线连接。
[0026]分路FET组9的一端连接于对应的高频信号节点RF1、RF2等，分路FET组9的另一端接地。
[0027]在图1的例子中，对高频信号节点RF1、RF2等各自设有直通FET组8和分路FET组9。与1个高频信号节点对应的分路FET组9和直通FET组8根据来自驱动电路7的切换控制信号而互补地动作。即，当高频信号节点RF1的直通FET组8导通时，分路FET组9截止。此外，这时，与其他的高频信号节点RF2等对应的直通FET组和分路FET组分别截止和导通。由此，通过来自驱动电路7的切换控制信号，某1个高频信号节点与共通信号节点RF_com 导通。
[0028]图2是表示第一实施方式的正负电位生成电路1的内部结构的电路图。图2的正负电位生成电路1具有电荷栗11、第一滤波器12、第一箝位电路13、第二滤波器14以及第二箝位电路15。从差动输出环形振荡器16向正负电位生成电路1供给差动时钟信号。
[0029]差动输出环形振荡器16输出相位相互反相的差动时钟信号。在本说明书中，将构成差动时钟信号的一方的时钟信号称作第一时钟信号CK，将另一方的时钟信号称作第二时钟信号CK/o
[0030]电荷栗11同步于差动时钟信号，从一端侧节点N1输出正电位，并从另一端侧节点N2输出负电位。第一滤波器12是将一端侧节点N1的正电位中包含的高次谐波噪声除去的低通滤波器。第一箝位电路13对第一滤波器12的输出电位电平进行调整。第二滤波器14是将另一端侧节点N2的负电位中包含的高次谐波噪声除去的低通滤波器。第二箝位电路15对第二滤波器14的输出电位电平进行调整。
[0031]更详细而言，图2的电荷栗11是具有串联连接的多个CMOS对、多个第一电容器Cckll?Cckl4以及多个第二电容器Cck21?Cck24的、交叉耦合型的电荷栗11。
[0032]这些串联连接的多个CMOS对21中的一端侧的CMOS对21连接于一端侧节点N1，多个CMOS对21中的另一端侧的CMOS对21连接于另一端侧节点N2。
[0033]各CMOS对21具有并联连接的第一 CMOS电路22和第二 CMOS电路23。