接的高频信号节点处也重叠该噪声信号。如(1)式所示，该噪声信号Mx是接收信号的频率，因此噪声混入高频的接收信号频带，导致接收灵敏度的降低。
[0060]这样，图3所示的一比较例的电荷栗11由于具有与接地线连接的电流路径，因此通过电荷栗动作而产生的高次谐波噪声流向接地线，在同样与接地线连接的高频开关部4的接收频带中带来不良影响。
[0061]相对于此，本实施方式的电荷栗11由于不具有与接地线连接的电流路径，所以电荷栗动作产生的高次谐波噪声不会流入接地线。
[0062]另外，本实施方式的正负电位生成电路1中，电荷栗11自身不与接地线连接，但电荷栗11的一端侧节点N1所连接的第一滤波器12和另一端侧节点N2所连接的第二滤波器14分别与接地线连接。但是，由电荷栗11产生的瞬时的高次谐波噪声被第一滤波器12和第二滤波器14吸收，所以向第一滤波器12和第二滤波器14内的接地线流入的高次谐波噪声并不那么大。
[0063]本实施方式的正负电位生成电路1中生成的正电位及负电位如图1所示那样被供给到驱动电路7。驱动电路7在其内部具有电平转换器(level shifter) 25。电平转换器25对解码信号D1等的电位电平进行变换，生成用于对高频开关部4进行切换控制的切换控制信号conl等。
[0064]图5是表示电平转换器25的内部结构的一例的电路图。图5的电平转换器25具有初级电平转换器部25a和后级电平转换器部25b。
[0065]初级电平转换器部25a具有在正电位Vp与接地线之间串联连接的PM0S晶体管Q5及NM0S晶体管Q6、和同样在正电位Vp与接地线之间串联连接的PMOS晶体管Q7及NM0S晶体管Q8。向NM0S晶体管Q6的栅极输入某个解码信号D [i]，向NM0S晶体管Q8的栅极输入该解码信号D[i]的反转信号。PM0S晶体管Q5、Q7交叉连接。S卩，PM0S晶体管Q5的栅极与晶体管Q7、Q8的连接节点连接，PM0S晶体管Q7的栅极与晶体管Q5、Q6的连接节点连接。
[0066]后级电平转换器部25b具有在正电位Vp与负电位Vn之间串联连接的PM0S晶体管Q9及NM0S晶体管Q10、和同样在正电位Vp与负电位Vn之间串联连接的PM0S晶体管Ql 1及NM0S晶体管Q12。
[0067]NM0S晶体管Q10、Q12交叉连接。PM0S晶体管Q9的栅极与晶体管Q5、Q6的连接节点连接，从该连接节点输出电位电平变换后的信号Cont[i]。PM0S晶体管Q10的栅极与晶体管Q7、Q8的连接节点连接，从该连接节点输出电位电平变换后的信号Cont[i]的反转信号 Cont[i]/0
[0068]这样，第一实施方式的电荷栗11中，由于没有与接地线连接的电流路径，所以通过电荷栗动作而发生的瞬时的电流变化所引起的高次谐波噪声流入接地线的可能性消失。因此，在将接地线共通化的高频开关部4进行切换控制的接收信号频带中，不会重叠由电荷栗动作带来的高次谐波噪声，接收特性提高。
[0069](第二实施方式)
[0070]以下说明的第二实施方式的电荷栗11内的电路结构与第一实施方式不同。
[0071]图6是表示第二实施方式的正负电位生成电路1的内部结构的电路图。图6的正负电位生成电路1与图2相比，电荷栗11的内部结构不同，除此以外是共通的。
[0072]图6的电荷栗11具有串联连接的多个二极管、连接在邻接的2个二极管的连接路径与第一时钟信号CK的供给节点之间的多个第一电容器Cckll?Cckl4、以及连接在邻接的2个二极管的连接路径与第二时钟信号CK/的供给节点之间的多个第二电容器Cck21?Cck240第一电容器Cckll?Cckl4与第二电容器Cck21?Cck24分别交替连接在二极管的级间。
[0073]这样，图6的电荷栗11是所谓的狄克松(Dickison)型的电荷栗11。电荷栗11内的各二极管是形成在例如SOI基板上的pn结二极管。通过在SOI基板上形成pn结二极管，能够形成没有阱的理想的pn结二极管。
[0074]在图6的电荷栗11中，也同步于差动时钟信号，第一电容器Cckl 1?Cckl4和第二电容器Cck21?Cck24反复充放电，与之相应地，电荷栗11从一端侧节点N1输出正电位，从另一端侧节点N2输出负电位。正电位和负电位的电位电平依存于差动时钟信号的电压振幅和电荷栗11内的二极管的连接级数。
[0075]与电荷栗11的一端侧节点N1连接的二极管的阴极直接连接于第一滤波器12的输入节点。此外，与电荷栗11的另一端侧节点N2连接的二极管的阳极直接连接于第二滤波器14的输入节点。
[0076]在图6的电荷栗11内，不存在与接地线连接的电流路径，与电荷栗11连接的一端侧节点N1和另一端侧节点N2也不与接地线连接。因此，与第一实施方式同样，由电荷栗动作产生的瞬时的高次谐波噪声不会流入接地线。
[0077]这样，在第二实施方式中，也由于在电荷栗11内没有与接地线连接的电流路径，所以由电荷栗动作产生的瞬时的电流变化所带来的高次谐波噪声流入接地线的可能性消失。
[0078](第三实施方式)
[0079]以下说明的第三实施方式能够对电荷栗动作进行控制。
[0080]图7是表示第三实施方式的正负电位生成电路1的内部结构的电路图。图7的正负电位生成电路1中，电荷栗11的内部结构与图2相同，并具有对是否将电荷栗11内的基准节点的电位设定为预先决定的基准电位进行切换的基准电位切换部31、使差动时钟信号的驱动能力可变的缓冲电路32、第一电位监视部33以及第二电位监视部34。
[0081]由基准电位切换部31切换是否设定为基准电位的基准节点是例如电荷栗11的中点。中点设定为，在正电位Vp和负电位Vn的绝对值相等的情况下理想地成为接地电平。然而，当在使用由正负电位生成电路1生成的正电位Vp及负电位Vn的驱动电路7等中产生较大的负载变动时，中点的电位电平暂时性地变动。当中点的电位电平变动时，正电位Vp与负电位Vn的电位电平也变动，因此电荷栗11虽进行用于返回到理想的正电位Vp和负电位Vn的控制，但在负载变动量较大的情况下，返回到理想的正电位Vp和负电位Vn可能会耗费时间。因此，基准电位切换部31在发生了负载变动的情况下，强制性地将中点设定为基准电位(例如接地电平)，使电荷栗11能够迅速地输出理想的正电位Vp和负电位Vn。
[0082]基准电位切换部31根据来自第一电位监视部33和第二电位监视部34的信号，判断是否产生了负载变动。第一电位监视部33监视第一滤波器12的输出电位即正电位Vp的节点的正电位Vp，正电位Vp变动了规定的电位电平以上的情况下，输出表示该情况的信号。第二电位监视部34监视第二滤波器14的输出电位即负电位Vn的节点的负电位Vn，负电位Vn变动了规定的电位电平以上的情况下，输出表示该情况的信号。
[0083]当基准电位切换部31通过第一电位监视部33与第二电位监视部34的至少一方而得知电位从所希望的电位电平变动了规定的电位电平以上时，将电荷栗11内的基准节点强制性地设定为基准电位。将该动作称为基准电位切换部31的开(0N)动作，将不将基准节点设定为基准电位的动作称为关(OFF)动作。
[0084]缓冲电路32将从差动输出环形振荡器16输出的差动时钟信号的驱动能力进行调整并向电荷栗11供给。更具体而言，在电荷栗11生成的正电位Vp和负电位Vn没有达到所希望的电位电平的期间，缓冲电路32将差动时钟信号的驱动能力提高。即，使输入到电荷栗11的差动时钟信号的电压振幅增大。由此，电荷栗11能够以更短的时间将正电位Vp和负电位Vn的绝对值增大，能够使电荷栗11的电荷栗动作高速化。
[0085]此外，电荷栗11生成的正电位Vp和负电位Vn达到所希望的电位电平的情况下，缓冲电路32将差动时钟信号的驱动能力减弱。即，使输入到电荷栗11的差动时钟信号的电压振幅减小。由此，电荷栗11进行能