01的L01端与IGBT管1124的栅极相连；HVIC管1101的L02端与IGBT管1125的栅极相连；HVIC管1101的L03端与IGBT管1126的栅极相连；IGBT管1124的射极与FRD管1114的阳极相连，并作为智能功率模块1100的U相低电压参考端UN ；IGBT管1125的射极与FRD管1115的阳极相连，并作为智能功率模块1100的V相低电压参考端VN ；IGBT管1126的射极与FRD管1116的阳极相连，并作为智能功率模块1100的W相低电压参考端WN。
[0056]VDD为HVIC管1101供电电源正端，GND为HVIC管1101的供电电源负端；VDD_GND电压一般为15V ；VB1和VS1分别为U相高压区的电源的正极和负极，H01为U相高压区的输出端；VB2和VS2分别为V相高压区的电源的正极和负极，H02为V相高压区的输出端；VB3和VS3分别为U相高压区的电源的正极和负极，H03为W相高压区的输出端；L01、L02、L03分别为U相、V相、W相低压区的输出端。
[0057]HVIC管1101的PFC0端与IGBT管1127的栅极相连；IGBT管1127的射极与FRD管1117的阳极相连，并作为智能功率模块1100的PFC低电压参考端-VP ；IGBT管1127的集电极与FRD管1117的阴极、FRD管1131的阳极相连，并作为智能功率模块1100的PFC端;
[0058]IGBT管1121的集电极、FRD管1111的阴极、IGBT管1122的集电极、FRD管1112的阴极、IGBT管1123的集电极、FRD管1113的阴极、FRD管1131的阴极相连，并作为智能功率模块1100的高电压输入端P，P 一般接300V。
[0059]在智能功率模块1100的外部，如图4所示，智能功率模块1100的UN (U相低电压参考端)、VN(V相低电压参考端)、WN(ff相低电压参考端)相连接智能功率模块1100的MTRIP端和采样电阻1138的一端，采样电阻1138的另一端接地。
[0060]HVIC管1101的作用是:
[0061]当ICON为高电平时，将输入端HIN1、HIN2、HIN3的0或5V的逻辑输入信号分别传到输出端H01、H02、H03，将LINK LIN2、LIN3的信号分别传到输出端L01、L02、L03，将PFCINP的信号传到输出端PFC0，其中H01是VS1或VS1+15V的逻辑输出信号、H02是VS2或VS2+15V的逻辑输出信号、H03是VS3或VS3+15V的逻辑输出信号，L01、L02、L03、PFC0是0或15V的逻辑输出信号；
[0062]当10^为低电平时，!101、!102、!103、11)1、11)2、11)3、？?(:0全部置为低电平。
[0063]自适应电路1105的作用是:在HVIC管1101的PFCINP的上升沿，自适应电路1105的第一输入端停止检测ITRIP的电压，ICON保持使能电平(即高电平)输出；在取1(:管1101的PFCINP的上升沿过后，自适应电路1105的第一输入端实时检测ITRIP的电压，ICON根据ITRIP的电压大小输出高电平或低电平。
[0064]在本发明的一个实施例中，自适应电路1105的具体电路结构示意图如图5所示，具体为:
[0065]PFCINP连接非门2001和非门2003的输入端；非门2001的输出端连接非门2002的输入端；非门2003的输出端连接电容2008的一端、非门2004的输入端；非门2004的输出端连接电容2009的一端、非门2005的输入端；电容2008的另一端接GND ;电容2009的另一端接GND。
[0066]非门2002的输出端接与非门2006的其中一个输入端；非门2005的输出端接与非门2006的另一个输入端；与非门2006的输出端与非门2007的输入端相连；非门2007的输出端连接非门2010的输入端；非门2010的输出端连接与非门2013的其中一个输入端。
[0067]ITRIP端与电压比较器2012的正输入端相连；电压源2011的正端与电压比较器2012的负输入端相连；电压源2011的负端接GND ;电压比较器2012的输出端接与非门2013的另一个输入端。
[0068]与非门2013的输出端接非门2014的输入端;非门2014的输出端接非门2015的输入端；非门2015的输出端作为自适应电路1105的输出端。
[0069]以下说明上述实施例的工作原理及关键参数取值:
[0070]PFCINP的信号经过非门2001和非门2002两级整理后，A点的信号与PFCINP同相位；
[0071]PFCINP的信号经过非门2003、非门2004和非门2005三级整理，并且因为电容2008和电容2009的延迟作用，在B点产生一个与PFCINP有一定延时Td、相位与PFCINP相反的信号；
[0072]经过与非门2006后，在与非门2006的输出端产生一个脉冲宽度为Td的低电平脉冲，该脉冲经过非门2007和非门2010两级整形、放大后，在C点产生同相信号。在此，该脉冲的起始时间是PFCINP的上升沿，持续时间由非门2003、非门2004、非门2005、电容2008、电容2009的取值决定。
[0073]ITRIP端的电压Vtr实时与电压源2011的电压Vdc比较:
[0074](1)当Vtr>Vdc，电压比较器2012输出高电平；
[0075](2)当Vtr〈Vdc，电压比较器2012输出低电平。
[0076]当C点信号为低电平时，即与非门2006的低电平脉冲生效时，无论电压比较器2012的输出为何值，与非门2013的输出被锁定为高电平；在此，与非门2006的低电平脉冲生效即PFCINP信号处于上升沿；
[0077]当C点信号为高电平时，即与非门2006的低电平脉冲未生效时，与非门2013的输出端的电平由电压比较器2012的电平决定；在此，与非门2006的低电平脉冲未生效即PFCINP信号未处于上升沿。
[0078]PFCINP的信号是控制智能功率模块1100的PFC部分的信号，目前的变频家电，PFC信号的频率一般为20kHz，有时也会到40kHz。以市场上最常见的20kHz频率为例说明本具体实施例的取值:
[0079]PFCINP的频率为20kHz，即信号的周期为50 μ s，以占空比为0.5计算，PFCINP每个高电平的持续时间约为25 μ S ;而ITRIP对高电平信号的感应时间一般为180ns?200ns，即
[0080]若ITRIP端的电压Vtr高出电源的电压Vdc的持续时间在180ns以下，电压比较器2012的输出仍将保持在低电平，
[0081]若ITRIP端的电压Vtr高出电源的电压Vdc的持续时间在200ns以上，电压比较器2012的输出将转换为高电平；
[0082]为屏蔽在PFCINP控制IGBT管1127开通时FRD管1131的反向电流的干扰，需要在IGBT管1127开通的瞬间，使C点电压为低电平脉冲，该低电平脉冲的持续时间可设计为:
[0083]200nsX (1+10% ) = 220ns ；
[0084]而为了低电平脉冲开始的时间与IGBT管1127开通的时间同步，设计非门2001和非门2002的值，使信号从PFCINP传送到A的延时与信号从PFICINP传送到PFC0的延时一致，一般地，信号从PFICINP传送到PFC0的延时为50ns?100ns，因此，非门2001和非门2002的取值不需要太大，在目前常用的BCD工艺下，组成非门2001和非门2002的PM0S管的宽长比设计为100 μ m/20 μ m，NMOS管的宽长比设计为50 μ m/20 μ m即可。非门2003和非门2004的取值分别与非门2001和非门2002 —致，而组成非门2005的PM0S管和NM0S管的取值应尽量小，如取工艺允许的最小值，在目前常用的BCD工艺下，组成非门2005的PM0S管的宽长比设计为2 μ m/Ι μπι，NM0S管的宽长比设计为1 μ m/1 μ m即可。
[0085]电容2008与电容2009用于调节PFCINP信号到A点和到B点间的延时，延时的长度即低电平脉冲宽度Td，对于上述非门2003和非门2004的取值，电容的值