一种esd电源钳位保护电路的制作方法
【技术领域】
[0001]本发明实施例涉及静电放电测试模拟技术领域，尤其涉及一种ESD电源钳位保护电路。
【背景技术】
[0002]静电放电(Electrostatic Discharge，简称ESD)是指具有不同静电电位的物体之间相互靠近或直接接触引起电荷转移的过程。随着半导体技术的飞速发展，集成电路中器件的特征尺寸不断缩小，已达到纳米量级。然而伴随晶体管特征尺寸的缩小，器件的栅氧化层越来越薄(标准65nm体娃工艺下，栅氧厚度约为2nm)，结深越来越浅，导致ESD事件发生时，瞬间的过压现象(Electrical Overstress，简称EOS)将轻易的击穿半导体器件，造成器件不过逆的永久失效。因此，抗ESD保护电路的设计越来越受到业界人士的重视。集成电路芯片通过电源管脚(power pads)或输入输出管脚(I/O pads)与外界相联，通常外部的静电电荷可以通过半导体集成电路上的任何一个引脚(pin)进行放电，数安培的大电流将直接或间接贯穿芯片(IC)内部电路，造成芯片烧毁。为了防止ESD电流流经IC内部，如图1所示，可以在电源与地之间添加有效的电源钳位电路，一方面提供低阻的泄放通道，及时泄放掉ESD静电荷;另一方面，将VDD线上的电压钳在相对较低的电势，避免IC处于过压状态。
[0003]图1中的ESD保护电路100包括一个ESD探测电路110、三个反相器120以及一个泄放电路130。其中，ESD探测电路110包括电阻器111和电容器112，用于探测ESD电压(探测到ESD冲击时，节点Na产生一个低电平的触发信号)，并驱动反相器120;反相器120包括P型金属-氧化物-半导体晶体管(PMOS) (121/123/125)和N型金属-氧化物-半导体晶体管(匪OS)(122/124/126)，其输出用于驱动大尺寸N-沟道MOS晶体管131的栅极;NMOS 131作为泄放器件，构成泄放电路130的全部，用于在感应到ESD冲击时，提供一个电源到地之间的低阻泄放通道，以及时泄放静电电荷。
[0004]当电路处于电源正常上电过程时，由于VDD电压的上升为ms数量级，而ESD探测电路110的时间常数为纳秒微妙ns-us数量级，故VDD电压的上升时间远大于ESD探测电路110的时间常数。此时，电容112能够及时的被VDD充电。电容112两端的电压保持与VDD相同，故节点Na呈现高电平。经过三级反相器120的耦合，节点Ne处于低电平状态，从而严格关断了泄放晶体管管131。当ESD冲击VDD时(ESD冲击芯片任一引脚，大电压将被耦合到VDD电源线上)，由于ESD电压的上升时间大于ESD探测电路110的时间常数，因此VDD电压的上升速度远大于Na节点，电容112无法被及时充电，此时Na节点处于低电平。经过三级反相器120的作用，Nd节点被晶体管125上拉至高电平，从而开启泄放晶体管131。导通状态下，晶体管131提供一个低阻的泄放通道，ESD电流能够有效地进行释放。另一方面，此时VDD/VSS之间的电压被钳在一个相对较低的电位，避免了内部晶体管处于过压状态而损坏芯片。
[0005]然而，图1所示的传统R-C式电源钳位电路也存在诸多弊端，如:ESD冲击下，泄放晶体管131的开启时间太短、电路正常工作下，泄露电流过大、在电源快速上电情况下，电路抗误触发的鲁棒性较低等。因此，如何克服传统电源钳位的缺点，提出一个更加有效的ESD电源钳位电路就显得尤为重要。
【发明内容】
[0006]针对现有技术的缺陷，本发明实施例提供了一种ESD电源钳位保护电路，能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电放电的损伤。
[0007]第一方面，本发明提供了一种ESD电源钳位保护电路，包括:电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路；
[0008]所述电源端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供电源电压；
[0009]所述接地端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供地电平；
[0010]所述ESD探测电路，连接于所述电源端与所述接地端之间，由电阻电容耦合网络组成，用于探测ESD冲击信号，并输出ESD触发信号；其中，所述ESD触发信号通过所述ESD探测电路的ESD触发信号输出端以高电平的形成输出；
[0011]所述触发维持电路，连接于所述电源端与所述接地端之间，且与所述ESD探测电路的ESD触发信号输出端连接，用于根据所述ESD触发信号触发所述泄放电路中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；其中，所述反馈机制通过反馈晶体管等效增大所述触发维持电路的时间常数实现；
[0012]所述泄放电路，连接于所述电源端与所述接地端之间，且与所述触发维持电路连接，用于在接收到所述触发维持电路输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。
[0013]优选地，所述ESD探测电路包括:第一电容及第一电阻；
[0014]所述第一电容的第一端与所述电源端及所述ESD冲击信号第一输入端分别连接；所述第一电容的第二端与所述第一电阻的第一端及所述ESD触发信号输出端分别连接;所述第一电阻的第二端与所述接地端及所述ESD冲击信号第二输入端分别连接。
[0015]优选地，所述触发维持电路包括:第一PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第二电阻及第二电容；
[0016]所述第一PMOS晶体管的栅极与所述ESD触发信号输出端连接，所述第一 PMOS晶体管的源极与所述电源端连接，所述第一 PMOS晶体管的漏极与所述第二电阻的第一端连接；所述第二电阻的第二端与所述第二电容的第一端、所述第一 NMOS晶体管的漏极及所述第三匪OS晶体管的栅极分别连接;所述第二电容的第二端与所述接地端连接;所述第一 NMOS晶体管的栅极与所述触发维持电路的输出端连接，所述第一 NMOS晶体管的源极与所述接地端连接;所述第三NMOS晶体管的漏极与所述触发维持电路的输出端及所述第三PMOS晶体管的漏极分别连接，所述第三NMOS晶体管的源极与所述接地端连接；
[0017]所述第二PMOS晶体管的栅极与所述ESD触发信号输出端及所述第二WOS晶体管的栅极分别连接，所述第二 PMOS晶体管的源极与所述电源端连接，所述第二 PMOS晶体管的漏极与所述第二匪OS晶体管的漏极及所述第三PMOS晶体管的栅极分别连接;所述第二 NMOS晶体管的栅极与所述ESD触发信号输出端及所述第二 PMOS晶体管的栅极分别连接，所述第二WOS晶体管的源极与所述接地端连接;所述第三PMOS晶体管的源极与所述电源端连接，所述第三PMOS晶体管的漏极与所述触发维持电路的输出端及所述第三NMOS晶体管的漏极分别连接。
[0018]优选地，所述泄放电路包括:第四NMOS晶体管及第五NMOS晶体管；
[0019]所述第四匪OS晶体管的栅极与所述触发维持电路的输出端及所述第五匪OS晶体管的栅极分别连接，所述第四NMOS晶体管的漏极与所述电源端连接，所述第四NMOS晶体管的源极与所述第五NMOS晶体管的漏极连接;所述第五NMOS晶体管的栅极与所述触发维持电路的输出端及所述第四NMOS晶体管的栅极分别连接，所述第五NMOS晶体管的漏极与所述第四NMOS晶体管的源极连接，所述第五NMOS晶体管的源极与所述接地端连接。
[0020]优选地，所述第五NMOS晶体管的尺寸为:W/L = 2000um/0.18um;其中，W表示沟道宽度，L表示沟道长度。
[0021]优选地，所述第五匪OS晶体管的开启时间为T(C211*R212)+T(R222*Cx);其中，T(C211*R212)表示所述ESD探测电路的时间常数，T(R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。
[0022]由上述技术方案可知，本发明实施例通过ESD探测电路探测到ESD冲击信号时生成ESD触发信号，以使触发维持电路根据所述ESD触发信号触发泄放电路中的泄放晶体管导通，同时能够通过反馈机制有效延长泄放晶体管的开启时间，保证静电荷得以充分泄放。本发明将ESD探测电路与触发维持电路分开独立设计，则ESD探测电路的时间常数RC就可以设计得很小，不仅节省了版图面积，还提高了整个