电路抗误触发的鲁棒性。本发明中所提出的新型ESD电源钳位保护电路在电源快速上电情况下，能够正常工作(即泄放晶体管处于关闭状态)，避免了传统电源钳位电路因误触发造成电源功率浪费的现象。
[0023]与现有技术相比，本发明实施例提供的ESD电源钳位保护电路，一方面，提供了一个电源与地之间的低阻泄放通道，及时泄放掉ESD静电荷，另一方面，将VDD电源线上的电压钳位在相对较低的电势，避免IC处于过压状态。
[0024]当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。
【附图说明】
[0025]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
[0026]图1是传统的R-C结构式电源钳位电路的结构示意图；
[0027]图2是本发明一实施例提供的一种ESD电源钳位保护电路的结构示意图；
[0028]图3(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在ESD冲击下的各节点电压图；
[0029]图3(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在ESD冲击下的各节点电压图；
[0030]图4(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源正常上电情况下各节点电压图；
[0031]图4(b)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源正常加电情况下电路的总漏电电流仿真结果；
[0032]图5(a)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源正常上电情况下的各节点电压图；
[0033]图5(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源正常加电情况下电路的总漏电电流仿真结果；
[0034]图6(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源超快速加电(上升时间为I OOns)情况下的仿真结果；
[0035]图6(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源超快速加电(上升时间为10ns)情况下的仿真结果。
【具体实施方式】
[0036]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0037]图2是本发明一实施例提供的一种ESD电源钳位保护电路的结构示意图，如图2所示，该ESD电源钳位保护电路200包括:电源端VDD、接地端VSS、静电放电ESD探测电路210、触发维持电路220及泄放电路230。其中:
[0038]所述电源端VDD，与所述ESD探测电路210、所述触发维持电路220及所述泄放电路230分别连接，用于提供电源电压。
[0039]所述接地端VSS，与所述ESD探测电路210、所述触发维持电路220及所述泄放电路230分别连接，用于提供地电平。
[0040]所述ESD探测电路210，连接于所述电源端VDD与所述接地端VSS之间，由电阻电容耦合网络组成，用于探测ESD冲击信号，并输出ESD触发信号；其中，所述ESD触发信号通过所述ESD探测电路的ESD触发信号输出端A以高电平的形成输出；
[0041]所述触发维持电路220，连接于所述电源端VDD与所述接地端VSS之间，且与所述ESD探测电路210的ESD触发信号输出端A连接，用于根据所述ESD触发信号触发所述泄放电路230中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；其中，所述反馈机制通过反馈晶体管等效增大所述触发维持电路220的时间常数实现；
[0042]所述泄放电路230，连接于所述电源端VDD与所述接地端VSS之间，且与所述触发维持电路220连接，用于在接收到所述触发维持电路220输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。
[0043]由此可见，本实施例中通过ESD探测电路探测到ESD冲击信号时，生成ESD触发信号，以使触发维持电路根据所述ESD触发信号触发泄放电路中的泄放晶体管导通，同时能够通过反馈机制延长泄放晶体管的开启时间，保证静电荷得以充分泄放。本实施例将ESD探测电路与触发维持电路分开独立设计，则ESD探测电路的时间常数RC就可以设计得很小，不仅节省了版图面积，还提高了整个电路抗误触发的鲁棒性。本实施例中所提出的新型ESD电源钳位保护电路在电源快速上电情况下，能够正常工作(即泄放晶体管处于关闭状态)，避免了传统电源钳位电路因误触发造成电源功率浪费的现象。
[0044]本实施例中，如图2所示，所述ESD探测电路210具体包括:第一电容211及第一电阻212。
[0045]具体地，所述第一电容211的第一端与所述电源端VDD及所述ESD冲击信号第一输入端分别连接;所述第一电容211的第二端与所述第一电阻212的第一端及所述ESD触发信号输出端分别连接;所述第一电阻212的第二端与所述接地端VSS及所述ESD冲击信号第二输入端分别连接。
[0046]如图2所示，所述触发维持电路220具体包括:第一PMOS晶体管221、第二PMOS晶体管225、第三PMOS晶体管227、第一匪OS晶体管224、第二匪OS晶体管226、第三匪OS晶体管228、第二电阻222及第二电容223。
[0047]其中，所述第一PMOS晶体管221的栅极与所述ESD触发信号输出端A连接，所述第一PMOS晶体管221的源极与所述电源端VDD连接，所述第一 PMOS晶体管221的漏极与所述第二电阻222的第一端连接;所述第二电阻222的第二端与所述第二电容223的第一端、所述第一匪OS晶体管224的漏极及所述第三NMOS晶体管228的栅极分别连接;所述第二电容223的第二端与所述接地端VSS连接;所述第一 NMOS晶体管224的栅极与所述触发维持电路的输出端D连接，所述第一 NMOS晶体管224的源极与所述接地端VSS连接;所述第三匪OS晶体管228的漏极与所述触发维持电路的输出端D及所述第三PMOS晶体管227的漏极分别连接，所述第三NMOS晶体管2 28的源极与所述接地端VSS连接。
[0048]所述第二PMOS晶体管225的栅极与所述ESD触发信号输出端A及所述第二 NMOS晶体管226的栅极分别连接，所述第二 PMOS晶体管225的源极与所述电源端VDD连接，所述第二PMOS晶体管225的漏极与所述第二 NMOS晶体管226的漏极及所述第三PMOS晶体管227的栅极分别连接;所述第二 NMOS晶体管226的栅极与所述ESD触发信号输出端A及所述第二 PMOS晶体管225的栅极分别连接，所述第二匪OS晶体管226的源极与所述接地端VSS连接;所述第三PMOS晶体管227的源极与所述电源端VDD连接，所述第三PMOS晶体管227的漏极与所述触发维持电路的输出端D及所述第三NMOS晶体管228的漏极分别连接。
[0049]由此可见，本实施例中将触发维持电路(由晶体管221/224/225/226/227/228、电阻222、电容223组成)与ESD探测电路分开独立设计。如此，ESD探测电路的时间常数RC就可以设计得很小，一方面节省了版图面积;另一方面，提高了整个电路抗误触发的鲁棒性。
[0050]另外，本实施例中引入了反馈晶体管，即第一匪OS晶体管224，其漏极接在第二电容223的正极上，其源极接地，其栅极与泄放电路中的泄放晶体管232相连，其作用在于等效增大第二电容223的容值，使得泄放晶体管232在ESD事件发生时，维持较长的开启时间，保证静电荷得以充分泄放。
[0051 ] 如图2所示，所述泄放电路230具体包括:第四匪OS晶体管231及第五匪OS晶体管232，即包括反馈晶体管231及泄放晶体管232。
[0052]其中，所述第四NMOS晶体管231的栅极与所述触发维持电路的输出端D及所述第五NMOS晶体管232的栅极分别连接，所述第四匪OS晶体管231的漏极与所述电源端VDD连接，所述第四NMOS晶体管231的源极与所述第五NMOS晶体管232的漏极连接;所述第五NMOS晶体管232的栅极与所述触发维持电路的输出端D及