所述第四NMOS晶体管231的栅极分别连接，所述第五NMOS晶体管232的漏极与所述第四NMOS晶体管231的源极连接，所述第五NMOS晶体管232的源极与所述接地端VSS连接。
[0053]在本发明一个优选的实施例中，采用大尺寸的第五匪OS晶体管来充当泄放电路，其尺寸大小为(W/L = 2000μπι/0.18μπι)，主要用来在ESD冲击到来时，提供一个低阻的泄放通道。其中，W表示沟道宽度，L表示沟道长度。
[0054]由此可见，本实施例中的泄放电路引入反馈晶体管，即第四匪OS晶体管231，其漏极接在VDD电源线上，源极接在泄放晶体管232的漏极上，栅极与泄放晶体管232的栅极相连。其作用在于，降低泄放晶体管232的亚阈值漏电(由于泄放晶体管232的尺寸较大，亚阈值漏电必须考虑)，从而大大降低整个ESD电源钳位保护电路的工作电流。
[0055]下面详细描述上述实施例中的ESD电源钳位保护电路200的工作原理，包括正常工作状态和ESD冲击芯片状态两种情况。
[0056]初始状态下，ESD触发电压输出端A点、VDD、VSS均处于悬空状态，故第一电容211两端的初始电压为0V。
[0057]当ESD冲击信号到来时，由于探测电路210的时间常数大于ESD电压的上升时间，故第一电容211未能被及时充满，并且第一电容211两端的电压不能突变，故A点输出的ESD触发电压跟随VDD上升，呈现高电平。A节点为高电平，一方面关断了第一 PMOS晶体管221，从而使得由第二电阻222、第二电容223、晶体管224/228所组成的维持触发电路处于关闭状态；另一方面，C节点被导通的第二匪OS晶体管226下拉至低电平，从而触发第三PMOS晶体管227导通，将触发维持电路输出端D节点上拉至高电平。此时，泄放晶体管232与反馈晶体管231均导通，使得静电电荷得以泄放。此外，由于反馈晶体管231的尺寸相比泄放晶体管232而言较小，为了防止反馈晶体管231的栅氧化层被数安培的ESD静电流击穿，需要采用较厚的栅氧化层晶体管。随着电容211的电量慢慢增加，节点A的电压(Va=VDD-Vc211)逐渐下降。需要说明的是，通过器件工艺的改进，增加反馈晶体管231的栅氧化层厚度，从而减小单开晶体管231的尺寸，电路的泄漏电流能够进一步减小。
[0058]当节点A的电压下降到小于第一PMOS晶体管221和第二 PMOS晶体管225的开启电压时，第一PMOS晶体管221和第二PMOS晶体管225均被触发导通。则C节点被第二PMOS晶体管225上拉至高电平，关断了第三PMOS晶体管227。由此可见，ESD探测电路210的时间常数不再决定着泄放晶体管232的开启时间。因此，探测电路的时间常数就可以设计得很小，既减少了版图的面积尺寸，也增强了电路防误触发的鲁棒性。同时，第一PMOS晶体管221的开启，使得VDD电源线通过第二电阻222向第二电容223进行充电。由于此时泄放晶体管232的栅端，即D节点仍处于高电平，使得反馈晶体管224导通，第二电容223通过反馈晶体管224对地放电。此时，第二电容223—方面通过VDD经第二电阻222充电，另一方面，通过反馈晶体管224(当然，反馈晶体管224的尺寸不宜过大，否则B节点将始终维持在低电平)对地进行放电。如此，电容223的充电速度变慢，等效的电容值变大(不妨，设Cx为此时的电容223的等效电容值)。经过时间常数R222*Cx的延迟后，B节点呈现高电平，从而开启晶体管228。被触发导通的晶体管228，将D节点下拉至OV电平，从而关断了泄放晶体管232。如此一来，泄放晶体管232(即第五NMOS晶体管)的开启时间约等于T(C211*R212)+T(R222*Cx) ? T(R222*Cx)，几乎取决于维持触发电路的延时大小，开启时间远大于图1所示传统C-R式电源钳位电路泄放管的开启时间。其中，T (C211*R212)表示所述ESD探测电路的时间常数，T (R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。
[0059]当电源处于正常上电工作情况下，由于ESD探测电路210的时间常数远小于VDD电源线上电压的上电速度，故电容211的电压紧随VDD电压上升，A节点电压(Va = VDD-Vc211)处于低电平状态。A节点为低电平时，经过一级反相器(由第二PMOS晶体管225及第二NMOS晶体管226构成)的作用，C节点被晶体管225上拉至高电平，第三PMOS晶体管227处于严格关闭状态，保证了 D节点不能被第三PMOS晶体管227上拉至高电平。同时，A节点为低电平，使得第一PMOS晶体管221导通，电源线VDD通过第二电阻222对第二电容223充电。经过一定的延时后，B节点呈现高电平，使得晶体管228导通，将D节点下拉至OV电平，进一步拉低了泄放晶体管232的栅端电压，保证了泄放晶体管232处于严格关闭状态。
[0060]进一步地，利用电路仿真工具HSPICE软件分别对图1中的传统电路和图2中实施例所示的ESD电源钳位保护电路进行仿真，并对其仿真结果进行比较。其中，仿真电路中所涉及的CMOS晶体管均是采用SMIC的180nm的体硅工艺。测试内容主要包括以下三个方面:
[0061 ] (一)ESD冲击情况下的测试
[0062]用上升时间为10ns、脉宽为100ns、幅度为0-5V的方波脉冲来模拟ESD冲击下耦合到VDD电源线上的电压。
[0063]图3(a)中为图1所示的传统R-C结构式电源钳位电路ESD冲击下的各节点电压图。各节点的电压波形与理论分析的现象一致，即起初Na节点处于低电平，经过三级反相器的作用，Nd节点被上拉至高电平，从而开启泄放晶体管131;随着电容112的电量逐渐增加(ESD探测电路110的时间常数过后)，Na节点呈现高电平，使得Nd节点被下拉至低电平，关断了泄放晶体管131。整个过程中，泄放晶体管131的开启为100ns，与ESD探测电路110时间常数的数值大小相等。
[0064]图3(b)中示出了图2所示的ESD电源钳位保护电路在ESD冲击下的各节点电压图。由于反馈晶体管224的设计，使得电容223的充电速度变缓(等效增大电容223的容值)，即B节点电压的上升时间变长。因此，晶体管228触发导通下拉D节点的时间延长，使得泄放晶体管232的栅端电压维持在较长时间的高电平。整个ESD过程中，所提出的新型ESD电源钳位电路在ESD冲击下，泄放晶体管的开启时间为587ns，是图1传统R-C结构式电源钳位电路中泄放晶体管开启时间的5.87倍。较长的开启时间，使得ESD冲击IC时，静电电荷能够得以充分地泄放。
[0065](二)电源正常上电情况下的测试
[0066]用上升时间为0.lms、脉宽为10ms、幅度为0-1.8V的方波脉冲来模拟电源正常上电的情况。
[0067]图4(a)为图1所示的传统R-C结构式电源钳位电路在电源正常上电情况下各节点电压图。与理论分析所得的结果一样，即Na、Nc节点跟随VDD电压上升，呈现高电平，而Nb、Nd节点在整个过程中保持较低的电压。此时，泄放晶体管131—直处于关闭状态，从而不影响IC电路的正常工作。然而，由于SMIC的180nm体硅工艺下的CMOS晶体管存在较小的漏电，泄放晶体管131的栅端电压未能被晶体管126下拉至理想的OV电压，故泄放晶体管131存在较大的亚阈值泄漏电流(泄放晶体管131的尺寸越大，亚阈值漏电越大)。如图4(b)所示，整个电源钳位电路的总漏电达到1.672uA，这将会造成电源功率较大的损耗。
[0068]图5(a)中示出了图2所提出的新型ESD电源钳位电路在电源正常上电情况下的各节点电压图。B节点、C节点跟随着VDD的电压上升，呈现高电平。C节点为高电平，关断了晶体管227，使得晶体管227无法将泄放晶体管232的栅端上拉到高电平。而A、D节点在电源正常上电的整个过程中，处于较低的电压。同时，泄放晶体管232—直保持在关断状态。由于反馈晶体管231的设计，在电路正常工作的整个过程中，晶体管231的栅端保持在较低的电压状态，未能达到晶体管231的触发开启电压，故晶体管231切断了泄放晶体管232与VDD电源线的直接连接。如图5(b)所示，所提出的新型ESD电源钳位电路在正常上电情况下，整个电路的总泄漏电流仅为77.5nA(如果通过器件工艺的改进，增加反馈晶体管231的栅氧化层厚度，从而减小反馈晶体管231的尺寸，电路的泄漏电流还能进一步减小)，是图1所示传统电源钳位电