路的总泄漏电流(1.6721^)的4.635%。
[0069](三)电源快速上电情况下的测试
[0070]用上升时间为100ns、脉宽为lus、幅度为0-1.8V的方波脉冲来模拟电源快速上电的情况。
[0071]图6(a)显示了图1传统R-C结构式电源钳位电路在电源快速上电情况下的各节点电压图。由图可知，Na节点电压无法紧随VDD电压上升，上升速度滞后于VDD电压，导致初期Na节点呈现低电平，经过三级反相器的作用，Nd节点被上拉至高电平，泄放晶体管131被误触发导通。随着电容112电量的增加，Na节点电压逐渐上升，最终呈现高电平状态，经过三级反相器的作用，Nd节点被下拉至低电平，关断了泄放晶体管131。整个快速上电过程中，泄放晶体管131被误触发导通的开启时间长达145ns，造成较大的电源功率损耗。
[0072]图6(b)中示出了图2所提出的新型ESD电源钳位电路在电源快速上电情况下的各节点电压图。与电源正常上电情况下的各节点电压波形图趋势一致，D节点在整个快速上电过程中均保持在0.2V电压之下，低于泄放晶体管232的触发开启电压，且C节点维持在高电压状态，未触发导通的晶体管227无法将泄放管的栅端上拉到高电平，故泄放晶体管232在电源快速上电的情况下仍处于严格关闭状态，避免了如图1传统电源钳位电路被误触发导通的现象而造成电源功率的损耗。
[0073]在本发明实施例的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接;可以是机械连接，也可以是电连接;可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明实施例中的具体含义。
[0074]还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0075]以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换;而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【主权项】
1.一种ESD电源钳位保护电路，其特征在于，包括:电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路； 所述电源端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供电源电压； 所述接地端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供地电平； 所述ESD探测电路，连接于所述电源端与所述接地端之间，由电阻电容耦合网络组成，用于探测ESD冲击信号，并输出ESD触发信号；其中，所述ESD触发信号通过所述ESD探测电路的ESD触发信号输出端以高电平的形成输出； 所述触发维持电路，连接于所述电源端与所述接地端之间，且与所述ESD探测电路的ESD触发信号输出端连接，用于根据所述ESD触发信号触发所述泄放电路中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；其中，所述反馈机制通过反馈晶体管等效增大所述触发维持电路的时间常数实现； 所述泄放电路，连接于所述电源端与所述接地端之间，且与所述触发维持电路连接，用于在接收到所述触发维持电路输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。2.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述ESD探测电路包括:第一电容及第一电阻； 所述第一电容的第一端与所述电源端及所述ESD冲击信号第一输入端分别连接;所述第一电容的第二端与所述第一电阻的第一端及所述ESD触发信号输出端分别连接;所述第一电阻的第二端与所述接地端及所述ESD冲击信号第二输入端分别连接。3.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述触发维持电路包括:第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第二电阻及第二电容； 所述第一 PMOS晶体管的栅极与所述ESD触发信号输出端连接，所述第一 PMOS晶体管的源极与所述电源端连接，所述第一 PMOS晶体管的漏极与所述第二电阻的第一端连接;所述第二电阻的第二端与所述第二电容的第一端、所述第一 NMOS晶体管的漏极及所述第三NMOS晶体管的栅极分别连接;所述第二电容的第二端与所述接地端连接;所述第一 NMOS晶体管的栅极与所述触发维持电路的输出端连接，所述第一 NMOS晶体管的源极与所述接地端连接;所述第三NMOS晶体管的漏极与所述触发维持电路的输出端及所述第三PMOS晶体管的漏极分别连接，所述第三NMOS晶体管的源极与所述接地端连接； 所述第二 PMOS晶体管的栅极与所述ESD触发信号输出端及所述第二 NMOS晶体管的栅极分别连接，所述第二 PMOS晶体管的源极与所述电源端连接，所述第二 PMOS晶体管的漏极与所述第二 NMOS晶体管的漏极及所述第三PMOS晶体管的栅极分别连接;所述第二 NMOS晶体管的栅极与所述ESD触发信号输出端及所述第二 PMOS晶体管的栅极分别连接，所述第二 NMOS晶体管的源极与所述接地端连接;所述第三PMOS晶体管的源极与所述电源端连接，所述第三PMOS晶体管的漏极与所述触发维持电路的输出端及所述第三NMOS晶体管的漏极分别连接。4.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述泄放电路包括:第四NMOS晶体管及第五NMOS晶体管； 所述第四NMOS晶体管的栅极与所述触发维持电路的输出端及所述第五NMOS晶体管的栅极分别连接，所述第四NMOS晶体管的漏极与所述电源端连接，所述第四NMOS晶体管的源极与所述第五NMOS晶体管的漏极连接;所述第五NMOS晶体管的栅极与所述触发维持电路的输出端及所述第四NMOS晶体管的栅极分别连接，所述第五NMOS晶体管的漏极与所述第四NMOS晶体管的源极连接，所述第五NMOS晶体管的源极与所述接地端连接。5.根据权利要求4所述的ESD电源钳位保护电路，其特征在于，所述第五NMOS晶体管的尺寸为:ff/L = 2000um/0.18um;其中，W表示沟道宽度，L表示沟道长度。6.根据权利要求4所述的ESD电源钳位保护电路，其特征在于，所述第五NMOS晶体管的开启时间为T(C211*R212)+T(R222*Cx);其中，T(C211*R212)表示所述ESD探测电路的时间常数，T(R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。
【专利摘要】本发明提供了一种ESD电源钳位保护电路，包括：电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路；所述电源端，用于提供电源电压；所述接地端，用于提供地电平；所述ESD探测电路，用于探测ESD冲击信号，并输出ESD触发信号；所述触发维持电路，用于根据所述ESD触发信号触发所述泄放电路中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；所述泄放电路，用于在接收到所述触发维持电路输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。本发明提供的ESD电源钳位保护电路电路能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电放电的损伤。
【IPC分类】H02H9/04
【公开号】CN105680433
【申请号】CN201610173875
【发明人】王源, 叶振旭, 曹健, 张兴
【申请人】北京大学
【公开日】2016年6月15日
【申请日】2016年3月24日