专利名称：高电压开关电路的制作方法
技术领域：
本发明涉及一种半导体设备的高电压开关电路，并且特别涉及一种能够减少放电时间的高电压开关电路。
背景技术：
“与非”(NAND)闪存设备在程序、擦除及读取操作中需要高于输入电源电压的泵送电压(pumping voltage)。在程序操作中，成对执行编程与验证操作。在验证操作中，将非常低的偏压(相较于在编程操作中的)提供给字线(wordline)。重复该过程直至在这两个操作中设置的最大循环内成功执行了验证操作。用于验证操作的偏压放电时间相当长，并且在擦除操作中会更长。
图1是示出了传统高电压开关电路的放电问题的波形图。
参照图1，根据一预定允许信号(enable signal)提供一高电压，该高电压是来自一泵送单元的输出。当由于该允许信号的变化而不提供高电压时，传统高电压开关电路中产生超过约1μs的放电时间。即，普通放电电路通过使用高电压NMOS晶体管来对高电压放电，其中该高电压NMOS晶体管的漏极端子连接至一充电泵端子，将其源极端子连接至接地电源，且连接其栅极端子以接收电源电压。当仅使用电源电压时，在操作电源电压范围的低电源电压情况下，放电时间比在普通模式下被延迟得更长。可以控制NMOS的尺寸来克服前述问题，其并不能有效减少放电时间。
发明内容
本发明涉及一高电压开关电路，该高电压开关电路通过一使用泵电容(pumping cap)的放电单元来控制高电压(其是来自高电压开关单元的输出)的放电时间。
本发明的一个方面提供了一种高电压开关电路，其包括一放电节点；一用于根据高电压传输允许信号及时钟信号来切换外部高电压的高电压开关单元；一用于根据放电节点来对高电压(其是来自高电压开关单元的输出)放电的第一NMOS晶体管；一用于根据高电压传输允许信号将电源电压传输至放电节点的电源电压传输单元；一用于根据高电压传输允许信号来控制放电节点的电压的第二NMOS晶体管；及一用于根据高电压传输允许信号与时钟信号来将放电节点的电压提高一预定电平的电压泵送单元。
最好，电源电压传输单元包含串联连接于电源电压与放电节点之间的一PMOS晶体管及一第三NMOS晶体管。根据高电压传输允许信号来驱动该PMOS晶体管，且根据通过该PMOS晶体管传输的电源电压来驱动该第三NMOS晶体管。
最好，电压泵送单元包含一用于使高电压传输允许信号反相的反相器；一用于对来自该反相器的输出和时钟信号进行“与非”(NAND)操作的“与非”(NAND)门；用于根据来自该“与非”(NAND)门的输出来将放电节点的电压提高一预定电平的与电容耦合的第四NMOS晶体管。
本发明的另一方面提供了一种高电压开关电路，其包括一放电节点；一用于根据高电压传输允许信号及时钟信号来切换外部高电压的高电压开关单元；一用于根据放电节点来对高电压(其是来自高电压开关单元的输出)放电的第一NMOS晶体管；一用于根据高电压传输允许信号来将电源电压传输至放电节点的电源电压传输单元，其中该电源电压传输单元包含串联连接于电源电压与放电节点之间的一PMOS晶体管及一第三NMOS晶体管；一用于根据高电压传输允许信号来控制放电节点的电压的第二NMOS晶体管；及一用于根据高电压传输允许信号与时钟信号来将放电节点的电压提高一预定电平的电压泵送单元，其中该电压泵送单元包含一用于将高电压传输允许信号反相的反相器；一用于对来自该反相器的输出和时钟信号进行“与非”(NAND)操作的“与非”(NAND)门及用于根据来自该“与非”(NAND)门的输出来将放电节点的电压增加一预定电平的与电容耦合的第四NMOS晶体管。
图1是示出传统高电压开关电路的放电问题的波形图；图2是说明根据本发明的高电压开关电路的电路图；和图3是示出根据本发明的高电压开关电路的电压变化的波形图。
具体实施例方式
现在将参照附图来详细描述根据本发明的优选实施例的高电压开关电路。
图2是说明根据本发明的高电压开关电路的电路图。
如图2所示，该高电压开关电路包含一用于根据高电压传输允许信号EN与时钟信号CLK来切换一外部高电压Vpp的高电压开关单元10，及一用于根据高电压传输允许信号EN与时钟信号CLK来对来自该高电压开关单元10的输出放电的放电单元20。该高电压开关电路进一步包含一用于根据时钟信号CLK与高电压传输允许信号EN来产生一高电压的高电压发生泵送单元(未示出)。
放电单元20包含一放电节点Q1；一用于根据放电节点Q1将高电压开关单元10的高电压输出节点放电为接地电源Vss的第一NMOS晶体管N1；一用于根据高电压传输允许信号EN来将电源电压Vcc传输至放电节点Q1的电源电压传输单元21；一用于根据高电压传输允许信号EN来控制放电节点Q1的电压的第二NMOS晶体管N2；及一用于根据高电压传输允许信号EN与时钟信号CLK来将放电节点Q1的电压提高一预定电平的电压泵送单元22。
电源电压传输单元21包含串联连接于电源电压Vcc与放电节点Q1之间的一第一PMOS晶体管P1与一第三NMOS晶体管N3。根据高电压传输允许信号EN来驱动该第一PMOS晶体管P1，且根据该第一PMOS晶体管P1的源极端子来驱动该第三NMOS晶体管N3。该第三NMOS晶体管N3的一井(well)耦接于电源电压Vcc。
电压泵送单元22包含一用于将高电压传输允许信号EN反相的第一反相器I1、一用于对来自该第一反相器I1的输出和时钟信号CLK进行“与非”(NAND)操作的“与非”(NAND)门ND1，及一用于根据来自该“与非”(NAND)门ND1的输出来将放电节点Q1的电压提高一预定电平的与电容耦合的第四NMOS晶体管N4。
第一NMOS晶体管N1是用于对高电压输出节点的高电压Vout放电的放电晶体管。最好，将一高电压晶体管用作该第一NMOS晶体管N1，且将自然晶体管(native transistor)用作第三及第四NMOS晶体管N3及N4。高电压开关单元10具有一用于切换高电压的高电压NMOS晶体管，且可将该高电压开关单元10具体化为用于将高电压提供给该高电压NMOS晶体管的各种电路。
现在将解释根据本发明的高电压开关电路的运行。
该高电压开关电路是一用于切换高电压的电路。当高电压传输允许信号EN为逻辑高时，高电压开关电路切换一充电高电压，且当高电压传输允许信号EN为逻辑低时，高电压开关电路对高电压放电。
当高电压传输允许信号EN为逻辑高时，一内部时钟发生器产生一时钟信号以驱动高电压发生泵送单元，从而产生高电压Vpp。由根据高电压传输允许信号EN与时钟信号CLK而允许(enabled)的高电压开关单元10将该高电压Vpp输出至高电压输出节点Vout。在放电单元20中，根据高电压传输允许信号EN不驱动第一PMOS晶体管P1，而驱动第二NMOS晶体管N2以将接地电源Vss提供给放电节点Q1。由于不是由逻辑低接地电源状态的放电节点Q1来驱动第一NMOS晶体管N1，所以通过高电压输出节点将高电压Vout(其是来自高电压开关单元10的输出)传输至后续端子。
另一方面，当高电压传输允许信号EN为逻辑低时，使得高电压发生泵送单元的运行停止，并且使得高电压开关单元20的运行也停止。因此，不再产生及传输高电压。此处，驱动放电单元20对高电压Vout(其是来自高电压开关单元10的输出)放电。根据逻辑低高电压传输允许信号EN不驱动第二NMOS晶体管N2，且根据高电压传输允许信号EN驱动第一PMOS晶体管P1。由第一PMOS晶体管P1与第三NMOS晶体管N3将电源电压Vcc提供给放电节点Q1。由第一反相器I1反相的高电压传输允许信号EN变成逻辑高，并被提供给“与非”(NAND)门ND1。由提供给“与非”(NAND)门ND1的另一输入端的时钟信号CLK来改变与电容耦合的第四NMOS晶体管N4的一侧节点的电压。与电容耦合的第四NMOS晶体管N4将提供给放电节点Q1的电源电压Vcc提高一预定电平。因此，通过提高第一NMOS晶体管N1(其由放电节点Q1驱动)的栅极端子的电压可有效地对高电压输出节点的高电压Vout(其是来自高电压开关单元10的输出)进行放电。
通常，考虑到高电压输出节点的负载电容为几百个pF，必须对高电压进行放电。当仅将电源电压提供给第一NMOS晶体管N1时，放电时间由于Vgs差异的限制而具有限制。根据本发明，将电压泵送单元22安置于放电单元20中，以便将高于电源电压Vcc的电压提供给放电节点Q1。通过有效地控制放电节点Q1来获得用于充分控制Vgs的偏压电平，其在放电时间内是有利的。
图3是示出根据本发明的高电压开关电路的电压变化的波形图。
如图3所示，当高电压传输允许信号EN为逻辑高时，高电压开关电路切换一超过5V的高电压，且当高电压传输允许信号EN为逻辑低时，高电压开关电路在预定放电时间内将超过5V的高电压放电至0V。根据本发明，高电压开关电路通过将电压泵送单元22安置于放电单元20中，来将一高于电源电压Vcc的电压提供给放电晶体管，以将放电时间维持在500ns以下。
如前所述，根据本发明，高电压开关电路通过在用于对高电压放电的放电单元中将一高于电源电压的电压提供给放电晶体管的栅极端子，来减少放电时间。
尽管已结合在附图中所示的本发明的实施例描述了本发明，但是本发明不限于此。本领域普通技术人员应该明白，在不脱离本发明的范围和精神的情况下，可对其作出替换、更正及改变。
权利要求
1.一种高电压开关电路，其包括一放电节点；一用于根据一高电压传输允许信号及一时钟信号来切换一外部高电压的高电压开关单元；一用于根据该放电节点来对一高电压放电的第一NMOS晶体管，所述高电压是来自该高电压开关单元的输出；一用于根据该高电压传输允许信号来将一电源电压传输至该放电节点的电源电压传输单元；一用于根据该高电压传输允许信号来控制该放电节点的一电压的第二NMOS晶体管；及一用于根据该高电压传输允许信号及该时钟信号来将该放电节点的电压提高一预定电平的电压泵送单元。
2.如权利要求1所述的电路，其中该电源电压传输单元包含串联连接于该电源电压与该放电节点之间的一PMOS晶体管与一第三NMOS晶体管。
3.如权利要求2所述的电路，其中根据该高电压传输允许信号来驱动该PMOS晶体管，并且根据通过该PMOS晶体管传输的该电源电压来驱动该第三NMOS晶体管。
4.如权利要求1所述的电路，其中该电压泵送单元包含一用于将该高电压传输允许信号反相的反相器；一用于对来自该反相器的输出和该时钟信号进行NAND操作的NAND门；及用于根据自该NAND门的输出来将该放电节点的电压提高该预定电平的与电容耦合的第四NMOS晶体管。
5.一种高电压开关电路，其包括一放电节点；一用于根据一高电压传输允许信号与一时钟信号来切换一外部高电压的高电压开关单元；一用于根据该放电节点来对一高电压放电的第一NMOS晶体管，该高电压是来自该高电压开关单元的输出；一用于根据该高电压传输允许信号来将一电源电压传输至该放电节点的电源电压传输单元，其中，该电源电压传输单元包含串联连接于该电源电压和该放电节点之间的一PMOS晶体管与一第三NMOS晶体管；一用于根据该高电压传输允许信号来控制该放电节点的一电压的第二NMOS晶体管；及一用于根据该高电压传输允许信号与该时钟信号来将该放电节点的电压提高一预定电平的电压泵送单元，其中，该电压泵送单元包含一用于将该高电压传输允许信号反相的反相器、一用于对来自该反相器的输出和该时钟信号进行NAND操作的NAND门、和一用于根据来自该NAND门的输出来将该放电节点的电压提高该预定电平的与电容耦合的第四NMOS晶体管。
6.如权利要求5所述的电路，其中根据该高电压传输允许信号来驱动该PMOS晶体管，并且根据通过该PMOS晶体管传输的该电源电压来驱动该第三NMOS晶体管。
全文摘要
本发明提供了一种半导体设备的高电压开关电路，其通过在用于对高电压放电的放电单元中将一高于电源电压的电压提供给放电晶体管的栅极端子来减少放电时间。
文档编号H03K17/06GK1624804SQ20041005449
公开日2005年6月8日 申请日期2004年7月22日 优先权日2003年12月5日
发明者金英珠 申请人:海力士半导体有限公司