专利名称：条件放电且脉冲驱动的cmos电平转换半动态触发器的制作方法
技术领域：
“条件放电且脉冲驱动的CMOS电平转换半动态触发器”直接应用的技术领域是多电源电压的集成电路设计。所提出电路是一类适用于低摆幅时钟网络，低摆幅数据信号的用于低电压向高电压转换的CMOS触发器电路单元。
背景技术：
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。就目前而言，集成电路的动态功耗仍占主要部分。在一定电路性能约束下，CMOS集成电路的动态功耗PDynamic可以表示为PDynamic=fCeffVdd2---(1)]]>其中Ceff=Σi=1NaikiCi.]]>这里，f为电路的工作频率，ai为第i节点的信号的翻转概率，ki为节点i处电压摆幅系数(如果是全摆幅，则ki＝1)，Ci为节点i处的总电容，Vdd为电源电压。从式(1)中可见，减小ai、Ci、Vdd和ki均可以减小电路的动态功耗。然而由于动态功耗与电源电压是平方依赖关系，因此减小电源电压可以极大的减小动态功耗。于是，允许一个集成电路中多个电源电压的技术应运而生，比如含有两个电源电压。用VDDL表示低摆幅电源电压。VDDH表示高摆幅电源电压。图1显示了一种多电源电压设计的框图。
在多电源电压的集成电路设计中，电平转换器是不可或缺的电路单元。它们被放置在低电源电压部分单元和高电源电压部分单元之间作为接口电路。如果没有它们，则高电源电压部分单元中的PMOS晶体管由于直接被低电源电压的信号驱动，不能彻底关断而导致出现大的漏电流。为了降低插入电平转换器带来的影响，集总电压降低技术(clustered voltage scaling)被研究者提出来用于降低电平转换器带来的面积和延时的损耗(见文献K.Usami and M.Horowitz，“Clustered voltage scaling technique for low-power design，”in Proc.Int.Symp.LowPower Design，Dana Point，CA，Apr.1995，pp.3-8.)。在这种方法中，电平转换器被集成在了触发器内部。
图2显示的是触发器电路单元示意图。如图3所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以Chartered 0.18μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元DFNRB1为例说明(见文献Manual of“Chartered0.18micron，1.8volt Optimum Silicon SC Library CSM18OS120”，Version 1.2 February 2003.)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。在高性能的集成电路设计中，动态或者半动态触发器因其高速度等特性而得到广泛应用。如图4为一种隐式脉冲驱动的半动态触发器IP_DCO(见文献James Tschanz et al.，”Comparative delayand energy of single edge-triggered & dual edge-triggered pulsed tlip-llops for high-performancemicroprocessors，”in Proc.ISLPED’01，August 6-7，pp.147-152.)。
这种触发器电路的最大特点是速度快，同时具有负的建立时间(从而具有更佳的时钟借用能力)。但是，IP_DCO电路中，其内部节点需要通过一个栅连接时钟的PMOS来驱动，因此在多电源电压设计环境下低时钟摆幅情况下，容易出现巨大的漏电流。因为此时PMOS管不能完全关断。IP_DCO的另一个问题便是内部节点的冗余翻转。当输入数据信号恒为高时，内部节点容易持续的做高低转换，浪费大量功耗。总之，这些电路均不能工作在数据信号和时钟信号均为低电平的情况，也就是说它们都不能作为电平转换的接口电路。目前能够作为高低电平转换功能的触发器还很少。Fujio Ishihara等人提出过一种可以用于电平转换的动态预充触发器PPR(见文献Fujio Ishihara，Farhana Sheikh，and Borivoje Nikolic，“Level conversionfor dual-supply systems，”IEEE Transactions on Very Large Scale Integration(VLSI)Systems，Vol.12，No.2，Feb.2004)。但是这个电路用了很多晶体管，比较复杂，且内部节点不可避免的存在毛刺，从而具有较大的功耗浪费。
发明内容
本发明的目的是提出一种集成电平转换功能的时钟脉冲驱动的CMOS半动态触发器LH_IP_DCO_CD和LH_SDFF_CD，同时，电路采用新的条件放电机制和充电机制，消除了触发器的内部冗余翻转和降低漏电流，减小了电路的功耗，结构如图6和图7所示。对于LH_IP_DCO_CD，其显式脉冲驱动方式的电路为图9和图10所示。其中，图9为时钟单边沿触发，图10为时钟双边沿触发。
本发明的有益效果是与传统的数字标准单元触发器电路DFNRB1，PPR触发器电路比较，本发明提出的LH_IP_DCO_CD和LH_SDFF_CD触发器能够在多电源电压的集成电路设环境中作为接口电路，同时该电路消除了内部冗余翻转，降低了动态功耗，所提出的电路技术非常适合作为数字电路标准单元并应用在多电源电压低功耗集成电路设计中。
图1.现代多电源电压集成电路的设计思想框图。
图2.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；图3.Chartered 0.18um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元DFNRB1电路结构图；图4.传统的IP_DCO触发器电路结构图；
图5.传统的SDFF触发器电路结构图；图6.本发明所述的LH_IP_DCO_CD触发器电路结构图。其中PMOS晶体管p1，p2，p3的衬底接VDDH。NMOS晶体管n1，n2，n3，n4，n5，n6，n7，n8的衬底接地。反相器inv1，inv5，inv6的电源电压为VDDH。反相器inv2，inv3，inv4的电源电压为VDDL。
图7.本发明所述的LH_SDFF_CD触发器电路结构图。其中PMOS晶体管p1，p2，p3的衬底接VDDH。NMOS晶体管n1，n2，n3，n4，n5，n6，n7，n8的衬底接地。反相器inv1，inv5 inv6的电源电压为VDDH。反相器inv2，inv3，inv4的电源电压为VDDL。与非门NAND2的电源电压为VDDL。
图8.本发明所述的LH_IP_DCO_CD触发器的双电源压的HSPICE仿真图。
图9.本发明所述的LH_IP_DCO_CD触发器的显式时钟脉冲驱动电路结构图，此为时钟单边沿触发。其中PMOS晶体管p1，p2，p3的衬底接VDDH。NMOS晶体管n2，n3，n4，n5，n7，n8的衬底接地。反相器inv1，inv5，inv6的电源电压为VDDH。反相器inv2，inv3，inv4，inv9的电源电压为VDDL。与非门NAND1的电源电压为VDDL。
图10.本发明所述的LH_IP_DCO_CD触发器的显式时钟脉冲驱动电路结构图，此为时钟双边沿触发。其中PMOS晶体管p1，p2，p3的衬底接VDDH。PMOS晶体管p9，p10的衬底接VDDL。NMOS晶体管n2，n3，n4，n5，n7，n8，n9，n10的衬底接地。反相器inv1，inv5，inv6的电源电压为VDDH。反相器inv2，inv3，inv4，inv9的电源电压为VDDL。
图11.对于传统的IP_DCO电路的单电源压仿真波形图。
图12.对于传统的IP_DCO电路的双电源压仿真波形图，其中D和clk为低摆幅电源电压，主电路为高摆幅电源电压。
具体实施例方式
本发明解决其技术问题的技术方案是条件放电且时钟脉冲驱动的CMOS半动态触发器LH_IP_DCO_CD和LH_SDFF_CD，如图6和图7所示。它们都同时具有可以高低电平转换和采用条件放电技术减小触发器电路本身功耗的特点。
首先分析LH_IP_DCO_CD。相对于IP_DCO，这里的充电由p1晶体管实现，同时由于其栅极接高摆幅的输出反馈信号HQN，因此p1能够被完全关断，从而大大减小漏电流。不同于传统的IP_DCO电路，这里的数据信号输入管n3接n4，n5组成的条件开关，进行内部节点电荷的放电控制。当HQN为高，D为高时，电路第一级放电，第二级由于DN为低n8关断，从而HQN变低，HQ变高，实现触发器锁存D的功能。由于此时HQN为低，于是内部节点X重新开始充电，直至VDDH高电平。当HQ为高，D为低时，内部节点并不放电，第二级则开始导通使HQN变高，HQ变低，实现触发器锁存D的功能。由于内部节点经常为高，因此电路内部的保持电路分别由一个反相器和一个PMOS管组成，如inv1和p2。这里的条件放电功能是指相对于传统的IP_DCO触发器，当D输入信号持续为高时，IP_DCO内部节点会持续的充电放电，从而造成额外的功耗损失。这种充电放电是冗余的，新提出的LH_IP_DCO_CD则能够消除这种冗余翻转。当D持续为高时，HQ持续为高，HQN持续为低，从而n3管总是截止，第一级电路原先应当的放电再充电并不进行，消除了左支路的冗余翻转。该电路的时钟信号通过一个VDDL驱动的反相器inv2，inv3，inv4，连入NMOS管n1和n6。同时，时钟还直接连至NMOS管n2，和n7。从而第一级支路和第二级支路的开通只在时钟上升沿的一瞬间。这种电路能够防止当时钟为高电平期间D变化导致的错误翻转，保证功能正确。
对于显式时钟脉冲驱动的LH_IP_DCO_CD的另一种形式如图9所示，这里时钟信号clk先通过一个VDDL驱动的时钟发生电路产生相应的时钟脉冲clk_pulse，然后clk_pulse再连入主触发器电路。由于片上可能有很多触发器，因此这个clk_pulse可以作为局部电路的共有时钟脉冲信号，从而进一步降低功耗。该脉冲电路的原理是让clk信号和clk延时反相信号经过一个与非门和反相器，从而得到clk信号脉冲。
为了进一步提高信息传输速率，对于时钟脉冲信号还可以做改进，使得在时钟clk的双边沿都能产生脉冲信号。该脉冲电路如图10所示。
由于内部电路的放电支路少了一个NMOS管，因此，显式时钟脉冲驱动的LH_IP_DCO_CD触发器内部放电速度更快，从clk_pulse到D的延时减小。
同样的分析也可用于LH_SDFF_CD。相对于SDFF，这里的充电由p1晶体管实现，同时由于其栅极接高摆幅的输出信号，因此p1能够被完全关断，从而大大减小漏电流。不同于传统的SDFF电路，这里的数据信号输入管n2接n4，n5组成的条件开关，进行内部节点电荷的放电控制。当HQN为高，D为高时，电路第一级放电，第二级由于DN为低n8关断，从而HQN变低，HQ变高，实现触发器锁存D的功能。由于n3管及其栅极控制电压的作用，n3管截止，然后由于此时HQN为低，于是内部节点X重新开始充电，直至VDDH高电平。当HQ为高，D为低时，内部节点并不放电，第二级则开始导通使HQN变高，HQ变低，实现触发器锁存D的功能。由于内部节点经常为高，因此电路内部的保持电路分别由一个反相器和一个PMOS管组成，如inv1和p2。这里的条件放电功能是指相对于传统的SDFF触发器，当D输入信号持续为高时，SDFF内部节点会持续的充电放电，从而造成额外的功耗损失。这种充电放电是冗余的，新提出的LH_SDFF_CD则能够消除这种冗余翻转。当D持续为高时，HQ持续为高，HQN持续为低，从而n2管总是截止，第一级电路原先应当的放电再充电并不进行，消除了左支路的冗余翻转。该电路的时钟信号通过一个VDDL驱动的反相器inv2，inv3，inv4连入NMOS管n6。同时时钟信号还直接连至NMOS管n7。从而第二级支路的开通只在时钟上升沿的一瞬间。这种电路能够防止当时钟为高电平期间D变化导致的错误翻转，保证功能正确。
本发明的必要技术特征是1，电路可以采用低摆幅时钟信号驱动和低摆幅数据信号输入，同时输出位高摆幅信号，适合作为多电源电压即成电路设计中的接口电路。
2，触发器电路采用由输入数据信号D和输出HQ，HQN反馈控制的条件放电控制电路完成对原输入D信号节点的控制。
3，该触发器内部充电由输出反馈信号HQN控制，消除不必要的冗余的翻转，从而降低动态功耗。同时由于此时充电PMOS管的栅为HQN。其高电平为高摆幅信号，因此降低了泄露电流。
4，由于触发器内部节点X经常保持为高，因此内部电平保持电路被简化为一个反相器加上一个PMOS管，从而降低功耗。
5，时钟通过一个VDDL驱动的奇数个反相器组成的反相器链接到电路中第二级两个串联NMOS管的栅极，在内部时钟脉冲窗口，控制触发器内部节点的放电。
为了显示本发明所提出的LH_IP_DCO_CD和LH_SDFF_CD触发器性能特点，我们采用HJTC 1.8-V 0.18μm工艺，以LH_IP_DCO_CD为例，使用电路仿真工具HSPICE对电路结构进行了仿真。图8显示了该触发器正常工作时的波形图。这里高电源电压VDDH为1.8V，低电源电压VDDL设置为1V。输入时钟信号为VDDL信号，时钟频率为100MHz，占空比为50％。输入数据信号也为VDDL信号，信号变化频率20MHz，占空比为50％。可以看到输出HQ和HQN顺利完成功能，且高电平为VDDH。同样，对于传统的电路IP_DCO。当只用一个电源电压时，如图11所示，可以明显看到，当输入数据D为恒高时，电路内部存在冗余翻转。当传统的IP_DCO被用于多电源电压设计时，触发器的功能则完全散失，如图12所示。而本发明则没有上述问题。
权利要求
1，条件放电且脉冲驱动的CMOS电平转换半动态触发器，其特征在于，该触发器含有条件开关，条件放电电路，保持电路，数据锁存电路，时钟脉冲电路和状态信号输出电路，其中条件放电电路，由PMOS管p1，NMOS管n3，NMOS管n2，NMOS管n1依次串联而成，该p1罐的源极接高摆幅的电源电压VDDH，n1管的源极接地，n2的栅极接clk，n1的栅极接clkN，条件开关，由NMOS管n5，n4组成，该n5管的源极和n4管的源极相连，接到n3管的栅极，该n5管的漏极接输入信号D，n5管的栅极接输出反馈信号HQN，该n4管的漏极接输入地信号0，该n4管的栅极接输出反馈信号HQ，保持电路，由反相器inv1和PMOS管p2组成，该反相器的输入接内部节点X，而输出接p2管的栅极，p2管的源极接VDDH，p2管的漏极接X，数据锁存电路，由PMOS管p3，NMOS管n8，n7，n6依次串联而成，其中，p3关的栅极接内部节点X，p3管的漏极接输出信号HQ，p3管的源极接VDDH，n8的栅极接D信号的反相信号DN，n7的栅极接时钟信号clk，n6的栅极接clkN，时钟脉冲电路，由反相器inv2，inv3，inv4依次串联而成，其中inv2的输入为clk，inv4的输出为clkN，状态信号输出电路，由反相器inv5和inv6反方向并联而成，反相器inv5的输出和反相器inv6的输入相连形成信号HQN，反相器inv5的输入和反相器inv6的输出相连形成信号HQ，上述所有PMOS管的衬底接电源电压VDDH，所有NMOS管的衬底接地，反相器inv1，inv5，inv6的电源电压为VDDH，反相器inv2，inv3，inv4的电源电压为VDDL。
2，根据权利要求1所述的条件放电且脉冲驱动的CMOS电平转换半动态触发器，其特征在于，所述的时钟脉冲信号形成电路由VDDL供电的反相器inv2，inv3，inv4，与非门NAND1以及inv9串联组成，其中inv2的输入端和NAND1的另一个输入端接Clk，inv9的输出端为Clk_Pulse信号，Clk_Pulse信号分别连至n2和n7的栅极，n2的源极短路n1后直接接地，n7的源极短路n6后直接接地。
3，根据权利要求1所述的条件放电且脉冲驱动的CMOS电平转换半动态触发器，其特征在于，依次串联in2，inv3，inv4反相器，PMOS管p9和NMOS管n9，两者源极相接，漏极相接，n9管的栅极接inv4的输入端，p9的栅极接反相器inv4的输出端，PMOS管p10和NMOS管n10，两者源极相接，漏极相接，n10管的栅极接inv4的输出端，p10的栅极接反相器inv4的输入端，反相器inv9的输入端与n9，p9，n10，p10的源极相接，inv9的输出为信号Clk_Pulse，n9，p9的漏极接clk信号，n10，p10的漏极接inv2的输出。n2管的源极在短接n1管后直接接地，该n2管的栅极接信号Clk_Pulse，n7管的源极在短接n6管后直接接地，该n7管的栅极接信号Clk_Pulse。
4，根据权利要求1所述的条件放电且脉冲驱动的CMOS电平转换半动态触发器，其特征在于，所述的条件开关中n4，n5的源极相连接到n2的栅极，以取代输入到n2栅极的信号clk，p1的栅极接HQN，n1的栅极接clk信号，所述的时钟脉冲电路由依次串联的inv2，inv3，inv4，和与非门NAND2组成。该与非门NAND2的输出接n3的栅极，NAND2的一个输入端接内部节点X，NAND2的另一个输入端接inv3的输出端，n6的栅极接inv4的输出信号。
全文摘要
本发明属于CMOS电平转换用的触发器技术领域，其特征在于其特征在于，该触发器含有条件开关，条件放电电路，保持电路，数据锁存电路，时钟脉冲电路和状态信号输出电路，其中条件开关根据输出反馈信号和输入数据信号控制内部节点电荷的放电，消除冗余翻转；数据锁存电路通过状态反馈来控制充放电的条件，同时锁存数据；时钟脉冲电路控制触发器只在时钟的上升沿的瞬间打开，消除在时钟高电平期间数据发生变化带来的错误翻转；由于采用了输出反馈和消除冗余翻转机制，因此本发明具有低功耗，低泄露电流的特点。
文档编号H03K3/356GK1953325SQ20061011428
公开日2007年4月25日 申请日期2006年11月3日 优先权日2006年11月3日
发明者林赛华, 杨华中, 汪蕙 申请人:清华大学