专利名称：检测噪声信号中边沿触发假脉冲的电路、ic芯片和方法
技术领域：
本发明通常涉及集成电路的领域。本发明尤其涉及具有检测噪声信号中的边沿触发型假脉冲的假脉冲检测器的相位或频率锁定环电路。
背景技术：
许多集成电路(IC)都要求高度准确的，例如小于1％偏差的频率源。此类源的常规设计包括锁相环路(PLL)和严格控制的参考时钟。高准确度要求频繁的校正来防止漂移。然而，即使单次不良的校正也能够产生不可容忍的频率误差。例如，在向计算机存储盘写入和从计算机存储盘读出数据的情况下，写入信号具有大约±1％频率偏差容限。如果写入信号的频率偏离超出该严格的容限，则超出容限偏差之后写入的数据会被扰乱，并且数据可能不会被成功地读回。
芯片组板上的以及来自IC本身内的源的噪声产生了一个环境，其中在许多系统中，大约每十亿周期左右频率源可被扰乱一次，这相当于每天发生许多次。该扰乱可导致片上PLL的输入遭受大的相位干扰，其导致频率不稳定。随着集成度持续增加以及信号电压持续减小，减少扰乱正成为越来越急待解决的问题。例如，装载在片上系统IC上的或芯片组板上的射频电路使噪声环境恶化。此外，大多数IC/芯片组板包含多个时钟域，其增加了来自多个源的噪声进行组合以导致错误的切换事件的机会。降低信号电压减小了内部和外部信号的噪声容限，使低电压信号对导致干扰的扰乱更敏感。
在有噪声的参考时钟的情况下，高准确频率合成的常规方案是重新设计集成电路/系统来限制/消除噪声源或干扰。该方案的缺陷包括改变设计的困难取决于生产周期的时间；如果合适的话，板上过滤可能是昂贵的解决方案，并且占据宝贵的空间；预测噪声的工具通常是不准确和保守的；重新设计可以是非常费时的，并且要密集调试；并且在获得可接受结果之前可能需要重复多次的重新设计。另一个常规方案是收紧PLL的环路特性以限制暴露于噪声诱导的干扰。该方案的缺点包括环路收紧可能影响期望的环路动态特性以及预测/模拟噪声特性的困难的事实。而在有噪声参考时钟的情况下高准确频率合成的另一个常规方案是严格对参考时钟网络的要求。该方案的缺陷包括增加了设计时间；参考时钟网络不象时钟网络一样是电容性的(抗噪)；过滤方案可产生缓慢上升的时间特性，其可产生歪斜/抖动问题；以及预测/模拟噪声特性的困难。
图1A-C图解了有噪声参考时钟信号REF_CLK对常规PLL频率合成器100和所产生的合成输出信号SYN_OUT的影响。首先参考图1A，合成器100包括由连接到“分子”分频器112和“分母”分频器116的相位检测器108控制的电荷泵浦/环路滤波器/电压控制振荡器(VCO)104。电荷泵浦/环路滤波器/VCO 104具有驱动VCO以产生SYN_OUT信号的内电压控制信号V_CONTROL。相位检测器108利用增加电压信号INC_OUT和减小电压信号DEC_OUT通过V_CONTROL信号控制电荷泵浦/环路滤波器/VCO 104。分子分频器112用除数“N”将反馈SYN_OUT信号分频以提供NDIV_OUT信号，而分母分频器116用除数“D”将REF_CLK信号分频以提供DDIV_OUT信号。因此，SYN_OUT信号的频率等于REF_CLK信号的频率乘以N然后除以D。
图1A包括时序图120，其分别示出了当合成器100的PLL部分是稳定的，即锁定到洁净的REF_CLK信号上时，NDIV_OUT、DDIV_OUT、INC_OUT、DEC_OUT和V_CONTROL信号的波形124、128、132、136、140。注意NDIV_OUT和DDIV_OUT信号的前沿124A、128A如何彼此排列，使得INC_OUT和DEC_OUT信号中的脉冲132A、136A完全对准以便互相抵消，从而对V_CONTROL信号不产生改变。因此，SYN_OUT信号的频率没有改变。
图1B图解了噪声环境对(例如，芯片板、板上系统等)原本洁净的REF_CLK信号波形146A的的影响，其导致被破坏的REF_CLK信号波形146B，该波形包含边沿触发型假脉冲148，即波形中具有边沿148A-D的异常，该边沿能触发或以任何正常洁净信号边沿150A-D将影响电子器件(未示出)的方式影响电子器件的操作。例如，锁存在正常上升沿，例如边沿150A、150C上的边沿触发锁存器将同样锁存在假脉冲的上升沿，例如假脉冲148的上升沿148B上。注意到，因为其发生在波形146B的高部分，所以假脉冲148被表示成“负”假脉冲。虽然未示出，但是“正”假脉冲将会是发生在波形146B的低部分出现的相反的假脉冲。
由参考时钟驱动器152产生洁净的REF_CLK信号波形146A，并且其穿过参考时钟网络156到达参考时钟接收器160。沿着其穿过网络156的路线，洁净的REF_CLK信号波形146A经受来自各种源164的电噪声，这些噪声可合并成(如由加法器168代表)可导致接收器160错误地切换以及导致被破坏的REF_CLK信号波形146B中的假脉冲148的噪声信号172。然后，被破坏的REF_CLK信号波形146B将被输入到图1A中被更详细地图解的频率合成器100中，随后，其将产生超出规格的SYN_OUT信号176，该信号可导致对SYN_OUT信号做出响应的诸如电路178的电路中的各种错误。
图1C示出了当REF_CLK信号被诸如图1B的假脉冲148的假脉冲破坏时，图1A的常规PLL频率合成器100的时序图180。如所看到的，假脉冲导致NDIV_OUT和DDIV_OUT信号的波形182、184的前沿182A-B、184A-B没有对齐，使得信号互相不同相，即具有相位偏移186A-B。因此，由于INC_OUT和DEC_OUT信号的波形190、192的不匹配脉冲190A-B、192A-B，通过V_CONTROL信号的波形188中的改变做出对SYN_OUT信号的校正来解决相位偏移186A-B。如果REF_CLK信号中不存在假脉冲，则V_CONTROL的波形188将不变，从而使得SYN_OUT信号的频率将保持不变。然而，假脉冲已导致频率合成器100将SYN_OUT信号的相位对准和/或频率可能地改变到引起对SYN_OUT信号做出响应的电路178(图1B)中一个或多个错误的程度。
发明内容
一方面，本发明涉及一种配置成根据第二信号产生第一信号的相位或频率锁定环电路。该电路包括配置成根据至少一个校正信号来产生第一信号的可控振荡器。差分检测器配置成根据所述第一信号和第二信号产生所述至少一个校正信号。差分检测器包括相位检测器和频率检测器至少之一。假脉冲检测器配置成响应于所述第二信号中的至少一个假脉冲产生触发信号。触发信号被配置成触发一个事件，该事件在预先确定的一段时间内禁止所述至少一个校正信号影响第一信号的频率变化。
在另一个方面，本发明涉及由可控振荡器减小第一信号输出中的相位噪声或频率误差的方法。方法包括将可控振荡器校正为至少第一信号和第二信号之间的相位偏移和频率偏移之一的函数。监视第二信号以便检测第二信号中的假脉冲。当检测到假脉冲时，可控振荡器的校正被中断预先确定的一段时间。
一种减少由可控振荡器输出的第一信号中的相位噪声或频率误差的方法。该方法包括根据所述第一信号和第二信号之间相位偏移和频率偏移的至少之一校正可控振荡器。监视所述第二信号以便在所述第二信号中检测假脉冲。当检测到假脉冲时，将可控振荡器的校正中断预先确定的一段时间。
为图解本发明的目的，附图示出了目前优选的本发明的形式。然而，应该理解，本发明不局限于附图中所示的具体方案和手段，其中图1A是常规PLL频率合成器的高层示意图以及针对洁净的参考时钟输入信号的合成器的时序图；图1B是图解噪声环境对参考时钟信号的影响的高层示意图；图1C是针对包含假脉冲的参考时钟输入信号，图1A的频率合成器的时序图；图2A是具有在参考时钟输入信号中检测边沿触发型假脉冲的假脉冲检测器的本发明PLL电路的高层示意图；图2B是针对包含边沿触发型假脉冲的参考时钟输入信号，图2A的PLL电路的时序图；图3A是适合于在图2A的假脉冲检测器中使用的假脉冲检测电路的示意图；以及图3B是利用在洁净周期和包含正假脉冲和负假脉冲的周期内的参考时钟信号，图解图3A的假脉冲检测电路的功能的时序图。
具体实施例方式
参考图2A以及图1B，图2A图解了根据本发明所做的锁相环路(PLL)电路200。在所示实施例中，PLL电路200是一种新颖的能合成输出信号ACC_SYN_OUT(代表“准确合成输出”)的频率合成器，其即使当参考时钟输入信号REF_CLK包含一个或多个诸如图1B的假脉冲148的边沿触发型假脉冲时也是高度准确的。此处注意到，如此处以及所附权利要求提及信号或波形时所使用的术语“假脉冲”、“正假脉冲”和“负假脉冲”将具有技术背景部分中描述的术语“边沿触发型假脉冲”的意思。本领域技术人员将容易地理解，虽然本发明的特性针对作为新颖的频率合成器的PLL电路200被示出以及描述，然而本发明可被用于其他PLL电路以及其他电路类型，例如频率锁定环路(FLL)和数控振荡器(DCO)。一旦其理解本发明的各种特性和益处，本领域技术人员将容易地理解如何将本发明引入到此类替代的PLL、FLL和DCO电路中。
PLL电路200通常包括频率合成器电路204和假脉冲检测器208，其被详细地描述如下。频率合成器电路204可类似于常规PLL频率合成器，例如图1A的频率合成器100的电路。即，频率合成器电路204可包括对应于图1A的频率合成器100的类似单元的相位检测器212、电荷泵浦/环路滤波器/电压控制振荡器(VCO)216和分子和分母分频器220、224。然而，在频率合成器电路204中，电荷泵浦/环路滤波器/VCO 216可根据电压控制信号V_CONTROL产生ACC_SYN_OUT信号，电压控制信号V_CONTROL基于由相位检测器212产生的增加电压和减小电压信号INC_OUT和DEC_OUT。当然，相位检测器212检测由分子分频器220输出的第一信号NDIV_OUT与由分母分频器224输出的第二信号DDIV_OUT之间的相位偏移。如下面所讨论的，相位检测器212也可被设置成对来自假脉冲检测器208的信号GLITCH_DETECTED做出响应，该信号指示REF_CLK信号中何时已检测到至少一个假脉冲。
本领域技术人员将容易地理解，在其他实施例中，电路200的单元将会是不同的。例如，如果电路包括FLL来代替PLL，则相位检测器212将被检测两个输入信号的频率差的合适频率检测器替代。此外，注意到，虽然PLL电路200被描述为具有电荷泵浦/环路滤波器/VCO 216中的VCO，然而在其他实施例中，VCO实际上可被另一种类型的可控振荡器，例如数控振荡器取代。由改变锁定环路的类型和/或锁定环路内的各种部件所引起的对电路200的其他改变对本领域技术人员来说将是显而易见的，因此，不必详细描述。
此外，本领域技术人员将理解，虽然假脉冲检测器208被示出和描述为监视REF_CLK信号以检测假脉冲的存在，然而本发明的一个或多个假脉冲检测器可监视其他信号以检测假脉冲，其中可单独地或彼此结合地进行，和/或与REF_CLK信号的监视一起进行。例如，如果分子分频器220的输入(反馈)信号经过相对较长的路径到达该分频器，则其可能易受假脉冲的影响。同样地，一个或两个分频器220、224的输出信号可能易受假脉冲的影响。因此，本发明的假脉冲检测方法可被应用于这些信号。各种信号对假脉冲的敏感度通常根据每个电路的工作特性、布局和操作环境而因电路的不同而不同。
如上面针对图1A-C在背景技术部分中所讨论的，诸如频率合成器100的常规PLL频率合成器通过校正由假脉冲引起的相位误差来响应REF_CLK信号中的假脉冲。就频率合成器100来说，假脉冲使得相位检测器108产生非抵消INC_OUT和DEC_OUT信号，以便调整SYN_OUT信号来解决REF_CLK信号中的假脉冲。然而，假脉冲是一个异常，并且由于背景技术部分中所提到的原因，不期望调整频率合成器100的输出，即SYN_OUT信号来解决异常。
再次参考图2A以及图2B，在操作配置假脉冲检测器208和相位检测器212，使得当假脉冲检测器在REF_CLK信号中检测到至少一个假脉冲时，其触发相位检测器来中断发送任何信号(在图解的实施例中INC_OUT和DEC_OUT信号)来补偿由假脉冲所引起的NDIV_OUT和DDIV_OUT信号之间的相位偏移。这在图2B的时序图228中被图解，其示出了由于REF_CLK信号中假脉冲的出现，DDIV_OUT信号的波形232的前沿232A与NDIV_OUT信号的波形236的前沿236A的不同相，即具有相位偏移240。假脉冲检测器208检测到假脉冲的出现，并且可发送合适的中断校正信号，例如GLITCH_DETECTED信号给相位检测器212，该信号触发相位检测器中断给电荷泵浦/环路滤波器/VCO 216的信号提供，以校正ACC_SYN_OUT信号。PLL电路200也可被配置成借助于GLITCH_DETECTED信号复位分子和分母分频器220、224，以便清除任何被破坏的信息，并且为准确比较而重新初始化分频器。
基于相位检测器212的配置，GLITCH_DETECTED信号可包含触发信号，例如在发送INC_OUT和DEC_OUT信号给电荷泵浦/环路滤波器/VCO 216之前使增加频率和减小频率门244、248复位的脉冲。因此，如图2B中所示，INC_OUT和DEC_OUT信号的波形252、256在REF_CLK信号中有假脉冲出现的情况下保持低。结果是V_CONTROL信号的波形260保持不变，并且ACC_SYN_OUT不改变。如果没有假脉冲检测，相位偏移240将使相位检测器212在INC_OUT和DEC_OUT信号的波形252、256上分别产生脉冲252A、256A。随后，脉冲252A和256A将会使V_CONTROL信号的波形260降低以便改变ACC_SYN_OUT(如波形260的260A部分所图解的)。
注意到，假脉冲检测器208可被连接到位于分母分频器224的上游的节点262，如图所示，以便直接监视REF_CLK信号以检测假脉冲。在可选实施例中，假脉冲检测器208可被连接到诸如分母分频器224的输出的其它地方，以便监视DDIV_OUT信号以检测假脉冲的出现。类似地，在可选实施例中，假脉冲检测器208可以不同于复位门244、248的方式中断校正ACC_SYN_OUT。例如，GLITCH_DETECTED信号可被输入到位于相位检测器212和电荷泵浦/环路滤波器/VCO 216之间的可触发的滤波器(未示出)，当被正GLITCH_DETECTED信号触发时，该滤波器在其到达电荷泵浦/环路滤波器/VCO之前从INC_OUT和DEC_OUT信号的波形252、256中过滤脉冲252A、256A。可选地，可触发的滤波器(未示出)可被放置在电荷泵浦/环路滤波器/VCO 216的电荷泵浦和VCO之间，以便在假脉冲情况下滤出V_CONTROL信号中的任何变化。可以有其它替代方式，并且将被本领域技术人员认识到。
现在参考图3A-B以及图2A，图3A图解了假脉冲检测电路300的一个实施例，其可被用于假脉冲检测器208(图2A)中，以检测正假脉冲(例如，REF_CLK信号的波形304中的正假脉冲304A)或负假脉冲(例如，波形304中的负假脉冲304B)或者两者的出现。在所图解的情况中，作为参考时钟信号的波形304具有基本上固定的频率(表示为周期期间304C)。然而，在可选实施例中，波形304可具有可变频率。如下面所详细描述的，假脉冲检测电路300通常通过在REF_CLK信号的波形304上的每个上升沿304D-H上打开正边沿窗口，以及在波形304上每个下降沿304I-K上打开负边沿窗口来工作，除非相应的窗口已被打开。这在图3B中在正边沿窗口信号POS_EDGE_WIN的波形308上被图解，其具有相应于REF_CLK信号的波形304上的五个上升沿304D-H的四个正边沿窗口308A-D(注意到，因为在上升沿304E上打开的窗口308B在上升沿304F处已被打开，所以上升沿304F不打开新窗口)，以及在负边沿窗口信号NEG_EDGE_WIN的波形312上被图解，其具有相应于波形304上的四个下降沿304I-L的三个负边沿窗口312A-C(类似于正边沿窗口308B，注意到因为在下降沿304K上所打开的窗口312C在下降沿304L处已被打开，所以下降沿304L不打开新窗口)。
每个窗口308A-D、312A-C可具有小于周期期间的一半的打开期间，使得在REF_CLK信号的波形304的洁净周期，例如洁净周期304M期间，该周期的正边沿窗口不会与该周期的负边沿窗口重叠。因为波形304的有假脉冲的周期，例如有假脉冲的周期304N内的假脉冲导致至少一个新窗口打开(正边沿窗口、负边沿窗口或者两者，取决于窗口的打开期间)，通过重叠(在时间上)的正、负边沿窗口的存在，假脉冲可被检测到。如下面所详细讨论的，如果假脉冲是诸如正假脉冲304A的正假脉冲，则重叠的正、负窗口使正假脉冲信号PGLITCH的波形316变高以产生脉冲316A，或者如果假脉冲是诸如负假脉冲304B的负假脉冲，则重叠的正负窗口使负假脉冲信号NGLITCH的波形320变高以产生脉冲320A。因为通常仅期望知道是否至少一个假脉冲已发生而非类型，即假脉冲的正或负，所以或门OR_1(392)可被用来将PGLITCH和NGLITCH信号或在一起来产生图2A的GLITCH_DETECTED信号。
为提供该功能，假脉冲检测电路300可包括延迟线324，其驱动正窗口电路328和负窗口电路332，如以上所讨论的，其分别产生正边沿窗口和负边沿窗口，例如正边沿窗口308A-D和负边沿窗口312A-D。延迟线324可包括多个延迟单元，例如延迟单元DELAY1、DELAY2、DELAY3(334A-C)，其定义每个窗口的打开期间。例如，延迟单元DELAY1、DELAY3(334A、334C)可分别定义窗口打开脉冲，例如正窗口打开信号POS_WIN_OPEN的波形336上的脉冲336A-E和负窗口打开信号NEG_WIN_OPEN的波形340上的脉冲340A-D的期间，以及窗口关闭脉冲，例如正窗口关闭信号POS_WIN_CLOSED_N的波形344上的脉冲344A-E和负窗口关闭信号NEG_WIN_CLOSED_N的波形348上的脉冲348A-D的期间。每个延迟单元DELAY1、DELAY3(334A、334C)的延迟可以相同或不同。在本例子中，延迟单元DELAY1、DELAY3(334A、334C)两者都具有延迟“A”，其转化为脉冲336A-E、340A-D、344A-E、348A-D的每个的持续时间。延迟单元DELAY2(334B)定义了相应的窗口打开以及窗口关闭脉冲之间的时间长度。在本例子中，延迟单元具有延迟“B”，使得每个窗口的打开期间为A+B。
如上所述，每个窗口的打开期间通常会小于周期期间304C的一半，使得在正常的无假脉冲的周期期间，相应的正、负边沿窗口不重叠。可选择打开期间来达到具体应用的最佳效果。例如，如果已知假脉冲最可能在上升和下降沿后的周期期间的前五分之一内发生，则可选择打开期间为周期期间的四分之一。如下面将了解的，对于假脉冲检测电路300的示范性实施例，每个窗口的打开期间一定小于周期期间304C的一半，以便如所设计的那样工作。其他设计可允许窗口打开时间长于周期期间304C的一半，或作为REF_CLK周期时间的函数的窗口打开时间。
正窗口电路328可包括各种开、关正窗口的单元。例如，窗口电路可包括反相器INVERT1、INVERT2(352、356)、与门AND_0(360)、与非门NAND_0(364)以及如图所示连接的置位复位触发器SRFF0(368)。类似地，负窗口电路332可包括各种开、关负窗口的单元，例如刚刚提及的反相器INVERT1、INVERT2(352、356)、或非门NOR_0(372)、或门OR_0(376)以及置位复位触发器SRFF1(380)。检测正假脉冲的出现的电路可包括数据锁存器(或触发器)DFF0(384)，而检测负假脉冲的出现的电路可包括另一个数据锁存器DFF1(388)。如上所述，利用或门OR_1(392)，PGLITCH和NGLITCH信号可被或在一起以便产生GLITCH_DETECTED信号。假脉冲检测电路300的功能的更多细节如下所述。
REF_CLK信号的波形304上的上升沿，例如上升沿304D-H中的一个将启动POS_WIN_OPEN信号的波形336上的正脉冲，例如相应于考虑中的上升沿的脉冲336A-E中的一个。波形336信号上的脉冲的持续时间直接与由延迟单元DELAY1(334A)所产生的延迟量A相关。通过在延迟单元DELAY1(334A)的输出处用波形304的反相和延迟版本对REF_CLK信号的波形304进行削波，与门AND_0(360)产生波形336上的脉冲。必须将延迟单元DELAY1(334A)的延迟(A)选择得足够大，以产生将可靠地设置置位复位触发器SRFF0(368)的脉冲。通过延迟单元DELAY2(334B)，REF_CLK信号的波形304被进一步地延迟一个延迟B。通过利用延迟单元DELAY3(334C)将延迟单元DELAY2(334B)的输出延迟另一个延迟A，并且将延迟单元DELAY3的反相输出与延迟单元DELAY2的输出进行与非运算，在POS_WIN_CLOSED_N信号的波形334上产生负脉冲，例如相应于讨论中的脉冲336A-E之一的脉冲344A-E之一。所得到的负脉冲驱动置位复位触发器SRFF0(368)上的低电平有效复位管脚。
置位复位触发器SRFF0(368)是“复位支配的”，其意指复位输入将始终优先于置位输入。此外，复位脉冲的长度取决于由延迟单元DELAY3(334C)产生的延迟量A，并且必须是足够长以确保置位复位触发器SRFF0(368)处的可靠复位脉冲。置位复位触发器SRFF0(368)的输出，即POS_EDGE_WIN信号产生跟随REF_CLK信号的波形304的上升沿之后的窗口，在此期间负假脉冲将被检测到。如上所述，窗口的打开期间将会是延迟单元DELAY1、DELAY2(334A-B)的延迟A和B的总和。同样，为了该假脉冲检测电路的具体实施例按照所设计的那样工作，该总和必须小于周期期间304C的一半。
利用类似于上面描述的针对打开和关闭正窗口的概念，REF_CLK信号的波形304上的负边沿，例如下降沿304I-L之一将启动波形340上的正脉冲，以及分别为NEG_WIN_OPEN和NEG_WIN_CLOSED_N信号的波形348上的负脉冲，例如相应于所考虑的下降沿的脉冲340A-D、348A-D之一。因为正检测负边沿，所以产生脉冲的单元，即或非门NOR_0(372)和或门OR_0(376)为基于或的逻辑函数。第二个置位复位触发器SRFF1(380)接收NEG_WIN_OPEN和NEG_WIN_CLOSED_N的波形340、348上的脉冲以产生NEG_EDGE_WIN信号，其为跟随REF_CLK信号的波形304上的下降沿之后的窗口，在此期间将会检测到正假脉冲。
当REF_LK的波形304上的正边沿被检测到时，检测到正假脉冲，如在NEG_EDGE_WIN为有效高是变高的POS_EDGE_WIN信号所示。利用上升沿触发的数据触发器DFF0(384)实现这一点，其中NEG_EDGE_WIN信号驱动数据输入，并且POS_EDGE_WIN信号为触发器提供时钟。负假脉冲由事件的相反组合检测到。数据触发器DFF1(388)的数据输入由POS_EDGE_WIN信号馈给，而NEG_EDGE_WIN信号在上升沿为触发器提供时钟。因此，如果在正边沿窗口期间检测到负边沿，则检测到负假脉冲。
虽然本发明针对其示范性实施例已被描述和图解，然而本领域技术人员可以理解，在没有背离本发明的精神和范围的情况下，可在其中和对其做前述的以及各种其他改变、删节和补充。
权利要求
1.一种配置成根据第二信号产生第一信号的相位或频率锁定环电路，包括(a)配置成根据至少一个校正信号来产生第一信号的可控振荡器；(b)配置成根据所述第一信号和第二信号产生所述至少一个校正信号的差分检测器，所述差分检测器包括相位检测器和频率检测器至少之一；以及(c)配置成响应于所述第二信号中的至少一个假脉冲产生触发信号的假脉冲检测器，所述触发信号被配置成触发一个事件，该事件在预先确定的一段时间内禁止所述至少一个校正信号影响第一信号的频率变化。
2.根据权利要求1的相位或频率锁定环电路，其中第二信号是具有多个上升沿以及与多个上升沿交替的多个下降沿的数字信号，所述假脉冲检测器包括用于根据所述多个上升沿和所述多个下降沿产生时间窗口的至少一个时间窗口产生器。
3.根据权利要求2的相位或频率锁定环电路，其中所述至少一个时间窗口产生器包括在操作中配置成打开和关闭每个所述时间窗口的延迟线。
4.根据权利要求2的相位或频率锁定环电路，其中第二信号具有基本固定的周期时间，并且配置所述至少一个时间窗口产生器，以使每个所述时间窗口被打开一个小于所述基本固定的周期时间的一半的期间。
5.根据权利要求2的相位或频率锁定环电路，其中所述假脉冲检测器进一步地包括配置成在任何时间点检测超过一个的所述时间窗口何时被打开的窗口重叠检测器。
6.根据权利要求2的相位或频率锁定环电路，其中所述假脉冲检测器包括上升沿时间窗口产生器和下降沿时间窗口产生器。
7.根据权利要求6的相位或频率锁定环电路，其中第二信号具有基本固定的周期时间，并且每个所述上升沿时间窗口产生器和所述下降沿时间窗口产生器被配置成产生相应的各自上升沿和下降沿时间窗口，每个上升沿和下降沿时间窗口具有小于第二信号的基本固定的周期时间的一半的打开时间。
8.根据权利要求7的相位或频率锁定环电路，其中所述假脉冲检测器进一步地包括窗口重叠检测器，其配置成在任何时间点检测所述上升沿时间窗口之一和所述下降沿时间窗口之一何时都打开。
9.根据权利要求1的相位或频率锁定环电路，进一步地包括分子分频器和分母分频器，并且所述触发信号将所述分子和分母分频器的每个复位。
10.根据权利要求1的相位或频率锁定环电路，进一步地包括将第一信号反馈到所述差分检测器的环路，所述环路包括被配置成在第一信号到达所述差分检测器之前修正第一信号的第一分频器。
11.根据权利要求10的相位或频率锁定环电路，其中第二信号被输入到所述差分检测器中，锁相环电路进一步地包括在第二信号到达所述差分检测器之前修正第二信号的第二分频器。
12.根据权利要求11的相位或频率锁定环电路，其中所述假脉冲检测器被连接在所述第二分频器和所述差分检测器的上游的点之间。
13.一个集成电路芯片，包括(a)配置成接收第一信号的电路；以及(b)配置成根据第二信号产生所述第一信号的相位或频率锁定环电路，所述相位或频率锁定环电路包括(i)配置成根据至少一个校正信号来产生第一信号的可控振荡器；(ii)配置成根据所述第一信号和第二信号产生所述至少一个校正信号的差分检测器，所述差分检测器包括相位检测器和频率检测器至少之一；以及(iii)配置成响应于所述第二信号中的至少一个假脉冲产生触发信号的假脉冲检测器，所述触发信号被配置成触发一个事件，该事件在预先确定的一段时间内禁止所述至少一个校正信号影响第一信号的频率变化。
14.根据权利要求13的集成电路芯片，其中第二信号是具有多个上升沿以及与多个上升沿交替的多个下降沿的数字信号，所述假脉冲检测器包括用于根据所述多个上升沿和所述多个下降沿产生时间窗口的至少一个时间窗口产生器。
15.根据权利要求14的集成电路芯片，其中所述至少一个时间窗口产生器包括在操作中配置成打开和关闭每个所述时间窗口的延迟线。
16.根据权利要求14的集成电路芯片，其中第二信号具有基本固定的周期时间，并且配置所述至少一个时间窗口产生器，以使每个所述时间窗口被打开一个小于所述基本固定的周期时间的一半的期间。
17.根据权利要求14的集成电路芯片，其中所述假脉冲检测器进一步地包括配置成在任何时间点检测超过一个的所述时间窗口何时被打开的窗口重叠检测器。
18.根据权利要求14的集成电路芯片，其中所述假脉冲检测器包括上升沿时间窗口产生器和下降沿时间窗口产生器。
19.根据权利要求18的集成电路芯片，其中第二信号具有基本固定的周期时间，并且每个所述上升沿时间窗口产生器和所述下降沿时间窗口产生器被配置成产生相应的各自上升沿和下降沿时间窗口，每个上升沿和下降沿时间窗口具有小于第二信号的基本固定的周期时间的一半的打开时间。
20.根据权利要求19的集成电路芯片，其中所述假脉冲检测器进一步地包括窗口重叠检测器，其配置成在任何时间点检测所述上升沿时间窗口之一和所述下降沿时间窗口之一何时都打开。
21.根据权利要求13的集成电路芯片，其中所述相位或频率锁定环路进一步地包括分子分频器和分母分频器，并且所述触发信号将所述分子和分母分频器的每个复位。
22.根据权利要求13的集成电路芯片，进一步地包括将第一信号反馈到所述差分检测器的环路，所述环路包括被配置成在第一信号到达所述差分检测器之前修正第一信号的第一分频器。
23.根据权利要求22的集成电路芯片，其中第二信号被输入到所述相位检测器中，锁相环电路进一步地包括在第二信号到达所述差分检测器之前修正第二信号的第二分频器。
24.根据权利要求23的集成电路芯片，其中所述假脉冲检测器被连接在所述第二分频器和所述差分检测器的上游的点之间。
25.根据权利要求13的集成电路芯片，进一步地包括与所述差分检测器连通的时钟网络。
26.一种减少由可控振荡器输出的第一信号中的相位噪声或频率误差的方法，该方法包括(a)根据所述第一信号和第二信号之间相位偏移和频率偏移的至少之一校正可控振荡器；(b)监视所述第二信号以便在所述第二信号中检测假脉冲；以及(c)当在步骤(b)中检测到假脉冲时，将步骤(a)中断预先确定的一段时间。
27.根据权利要求26的方法，其中所述第二信号是具有多个上升沿和多个下降沿的数字信号，并且步骤(b)包括监视所述数字信号以便在所述数字信号中检测边沿假脉冲。
28.根据权利要求27的方法，其中步骤(b)包括针对所述多个上升沿的每个打开正边沿窗口，以及针对所述多个下降沿的每个打开负边沿窗口。
29.根据权利要求28的方法，其中所述第二信号具有一种基本固定的周期时间，并且步骤(b)包括将所述正边沿和负边沿窗口的每个打开一个小于所述基本固定的周期时间的一半的期间。
30.根据权利要求29的方法，其中步骤(b)包括通过在任何时间点确定所述正边沿窗口之一和所述正边沿窗口之一是否都打开来检测假脉冲。
全文摘要
一种相位或频率锁定环电路(200)，其在输入端参考时钟信号(REF_CLK)中有边沿触发型假脉冲(148、304A、304B)的情况下产生准确的输出信号(ACC_SYN_OUT)。锁定环电路包括相位或频率差分检测器(216)以及假脉冲检测器(208)，依据至少一个假脉冲的检测，其产生触发信号(GLITCH_DETECTED)。触发信号复位差分检测器，以便中断假脉冲将产生的输出信号的校正。
文档编号H03L7/16GK1976231SQ20061014467
公开日2007年6月6日 申请日期2006年11月14日 优先权日2005年11月30日
发明者安东尼·J.·佩里, 理查德·C.·乔丹, 巴顿·E.·格林, 保罗·S.·卡里勒 申请人:国际商业机器公司