专利名称：高延伸性的译码电路及译码方法
技术领域：
本发明涉及一种译码电路，特别有关于让电路新增功能的一种高延伸性译 码电路。
背景技术：
通常在芯片的设计上，面对大量编码组合做译码时， 一般作法均是使用最 少的逻辑门去做译码处理，以节省芯片面积或者是满足低耗电的需求。未来芯 片设计的趋势是朝向系统整合，将各类功能单元整合在同一芯片上，此时系统 上各功能单元所需要的输入输出数据或者是不同功能单元之间互相传递数据 上都必须先透过译码后，才能将控制信号或者是数据做传递。
而译码电路在电路应用上是相当普遍， 一般制作标准组件库(standard cell libmry)的机构均会提供n to 2"畢码器(decoder)给使用者使用。但面对曰益 复杂的产品应用下，系统或装置处理的数据量以及控制逻辑的复杂性逐渐增 加，此时若单纯使用nto2"译码器来处理译码上的需求，则会有电路面积过大 及耗电的问题。
一般通过各种的最佳化电路技巧可以得到针对特定编码组合的最佳化译 码电路，但编码组合一旦要新增一两组或者是小幅变动时则必须重新设计原电 路。此时发现当遇到上述情况时，采用电路最佳化的方式会产生需要重新设计 的负担，对于现在电子产品争取进入市场的时机(time to market)的目标下会 形成设计时程的瓶颈所在。
发明内容
有鉴于此，本发明的目的在于，在考虑到编码组合延伸性的情况下，提供 一种具备延伸性的译码电路，其包含输入值的前置处理电路以及具有侦测输入 值是否符合译码条件的能力。当目的电路已设计完成但要再额外增加功能时， 本发明的译码电路可以在不改变原本电路的状况下延伸出欲新增的功能，也就
是当译码标的编码组合略做变动的情况下，可以花最少的成本以及变动范围来 完成整体的功能。
为达上述的目的，本发明提供一种译码电路，其中该译码电路包括一种高 延伸性的译码电路，包括一闩锁单元、一闩锁结果选择单元及至少一译码电路。 其中闩锁单元接收一原始数据，并输出原始数据的闩锁值及闩锁反向值至闩锁 结果选择单元。闩锁结果选择单元接收该些闩锁值及闩锁反向值后，根据译码 单元的目标译码值组合该些闩锁值及闩锁反向值，以输出一预先译码值。译码 电路接收预先译码值，并判断预先译码值是否符合译码电路的译码条件，以决 定是否输出一译码信号。
本发明再提供一种译码方法，其中，包括以下步骤先接收一原始数据， 接着产生该原始资料的闩锁值及闩锁反向值；然后根据至少一译码电路的目标 译码值，组合该些闩锁值及该些闩锁反向值为一预先译码值，并将该预先译码
值输出至对应该的译码电路；最后该译码电路判断是否能将该预先译码值译 码，若能正确译码则输出一译码信号。
藉此当系统因应日新月异的需求而需要新增功能单元时，利用本发明所提 出的架构便可在不需改变原有已设计完成的译码电路上，增加新功能所对应的 译码单元，如此一来可以大大地节省设计上的时间成本。
图1为本发明译码电路的系统架构示意图2为本发明前置处理单元细部结构图3为本发明闩锁结果选择单元细部结构图4为本发明译码单元较佳实施例的结构图；及
图5为本发明译码单元较佳实施例的结构图。
其中，附图标记
Dn 原始输入数据
10 前置处理单元
11、 12 译码单元
An、 Bn 预先译码値
11A、 12B 译码开关
101 闩锁单元
102 闩锁结果选择单元
1010、 1011、 1012、 1013、 1014、 1015 同步闩锁组件
Q0 Q5 闩锁値 Q0B Q5B闩锁反向值
具体实施例方式
本发明提出了-一种译码的运作架构，如图1本发明译码电路的系统架构示
意图所示。首先针对原始输入数据Dn译码的过程做说明，译码的过程共分为
两个阶段。第一阶段为先经过前置处理单元10做数据的预先译码，在此阶段
原始输入数据Dn会先透过闩锁组件做数据储存的动作，并同时取得数据的正
向及反向逻辑之后，前置处理单元10再依系统中各译码需求，选择出适当的
信号组合输出到各个译码单元11、 12...上。第二阶段为各译码单元11、 12...
针对从第一阶段所得到的预先译码値再做译码，亦即再做一次逻辑上的译码判
断，确认该预先译码値是否符合此译码单元的译码条件而决定是否输出译码信 口万。
从图l可以观察到，本发明的译码电路系统中，前置处理单元10只有一 个，原因是原始输入数据Dn只需要一份闩锁组件做统一储存即可，不需复制 多份储存造成数据一致性上的负担。而前置处理单元10的预先译码功能则是 将闩锁组件的正反向输出値做组合输出(如An和Bn)。因此，可以了解到 前置处理单元10在系统中功能的定位为数据储存以及预先译码。
译码单元11、 12...则是依系统中各功能单元(图未示)所需要的译码单 元而配置，因此若系统中包含有多个不同的功能单元则必须依实际状况也要有 多个译码单元做搭配。如图1中所示，前置处理单元10预先解出了 An、 Bn 两组预先译码値分别送给译码单元11和译码单元12， An、 Bn两组预先译码 値的内容则是由系统中对各功能单元的资源配置来决定其値。一般可配置的资 源可譬如内存地址、ID number等。
当译码单元11得到预先译码値An时，因为已先透过前置处理单元10对 译码値所做的预处理，所以能让译码单元11使用最少的逻辑门就可以译码完
成，并且可以在对应不同功能单元上也使用相同的译码单元电路，大大地减少 芯片设计上的复杂性以及面积。由于编码组合主要是由前置处理单元10做处 理，因此在不变动编码组合而仅增加或减少选出的组合的情形下，就可以透过 增加或减少译码单元11、 12...来达到组合变动的状况，也就是可以在系统中 新增功能单元而不会影响到原有已设计完成的电路。
座落在各译码单元ll、 12...上的译码开关11A、 12B…则是决定各译码单 元ll、 12...是否要开启。再者，这些开关11A、 12B.M可以进一步作为控制各 译码单元ll、 12...的功能以及包含了低耗电的好处。
为更进一步了解本发明译码电路的动作，请继续参阅图2本发明前置处理 单元细部结构图。如图2所示，可以观察到原始输入数据Dn会先由闩锁单元 101做闩锁，接着再由闩锁结果选择单元102处理适当的闩锁值输出给后端的 译码单元ll、 12...。以图2中前的处理单元10为例，假设输入数据有6个bit (DO D5)，会使用6个同步闩锁组件1010、 1011、 1012、 1013、 1014、 1015 做闩锁，而闩锁组件1010、 1011、 1012、 1013、 1014、 1015完成闩锁之后， 依闩锁组件的特性会同时产生出闩锁値(Q)和闩锁反向值(QB)，亦即图2 上所标示的Q0 Q5 (闩锁値)、Q0B Q5B (闩锁反向值)6个闩锁组件的 正向/反向闩锁値。
接下来由闩锁结果选择单元102依译码标的特定值做闩锁値组合输出。假 设译码单元ll的目标译码値为2AVH的话，则闩锁结果选择单元102处理的 概念是会把2A\H数字中二进制制为0的bit改为反向输出，由于2A\H = 101010\B ，所以闩锁结果选择单元102的输出 An会由 {Q5，Q4B，Q3,Q2B，Q1,Q0B}组合后再输出。这样的转换方式好处是在于下一阶 段再译码时只需检查正向逻辑即可(检査An是否为111111VB)并且不受目标 译码値的影响。同理，若译码单元12目标译码値为14XH的话，因为14、H = 010100\B ，则闩锁结果选择单元102 的输出 Bn会由 (Q5B，Q4，Q3B,Q2，Q1B,Q0B〉组合后输出。
接着请参阅图3本发明闩锁结果选择单元细部结构图。如图3所示举例当 译码单元11的目标译码値为2A\H、译码单元12目标译码値为14\H时，其 闩锁结果选择单元102的细部结构图。由图中可知闩锁结果选择单元102是依 照译码标的特定值来做闩锁组合输出。由于---个系统中可能包含有多个译码单 元ll、 12...分别负责不同的目标译码値(本图以译码单元ll、 12为例)，因 此，闩锁结果选择单元102必须对每个译码单元11、 12所负责的目标译码値 送给其对应的预先译码値An、 Bn。在电路实现上，本发明的译码电路采用联 机对应的方式将闩锁值组合后输出(An、 Bn)。另外，当编码组合有变动的 情况下，仅需增加或减少对译码单元11、 12...的联机，不会影响到原本已完 成的系统电路。
而译码单元11、 12...的功能为确认从前置处理单元IO送过来的预先译码 値是否全为l，所以译码单元1K 12...可为一逻辑电路的结构来设计。请参阅 图4本发明译码单元较佳实施例的结构图。如图4所示，本发明的译码单元以 两个与非门接收预先译码值及译码开关的启动信号，再由一或非门接收两个与 非门的输出，以判断预先译码値是否符合此译码单元标的値或者是此译码单元 是关闭的。例如当输入数据为6个bit (A0 A5)，若A0 A5的値均为1， 代表是符合此译码单元的标的値，但仍需确认译码开关是否接受到启动信号为 1，检査此译码单元是否为开的状态，若是的话便可送出译码结果为1。除此 状况之外，其余情况的译码结果都会输出0，代表预先译码値并不符合此译码 单元标的値或者是此译码单元是关闭的。
请再参阅图5本发明译码单元另一较佳实施例的结构图。如图5所示，本 发明的译码单元亦可由三个与门组成。利用其中两个与门接收预先译码值及译 码开关的启动信号，再由另一与门接收前端两个与门的输出，以判断预先译码 値是否符合此译码单元标的値或者是此译码单元是关闭的。所以本发明的译码 电路不限逻辑组件的种类及连接方式，其主要用于检查预先译码值是否全为 1，及译码单元是否为开启的状态。
而从前置处理单元10中的说明可以知道若预先译码値符合条件的话要每 根信号线都为l，由此知道各功能单元的所有译码单元动作都是一致的，目的 都是要检査预先译码値是否全为1，所以在实际上各译码单元的电路是相同的 甚至依情况各译码单元的电路还可以共享。借助这样的设计概念，本发明使用 最少的逻辑门完成译码单元的功能，并且基于译码单元可重复使用的好处，提 升了设计效率以及降低电路设计上出错的机会。
另外，当闩锁结果选择单元102将预先译码値转换完成后，可以使用两种 传送方式将预先译码値送给第二阶段的译码单元11、 12...继续做处理。第一
种方式是闩锁结果选择单元102同时输出An、 Bn、....给对应的译码单元11、 译码单元12、...让对应的译码单元检査An、 Bn是否全为1，全为1的该译码 单元即会译码成功。如原始输入数据Dn为101010，因为闩锁结果选择单元 102的输出An会由(Q5，Q4B,Q3,Q2B,Q1,Q0B〉组合后再输出，所以An为 111111传输至译码单元11，使译码单元11可译码而动作。而Bn会由 (Q5B,Q4,Q3B，Q2,Q1B，Q0B)组合后输出，所以Bn为000001传输至译码单元 12，译码单元12检査并非全为1所以不动作。使用这种方式的好处是电路上 的实现较为简单。
第二种方式为第一种方式再加上由系统功能先将不相关的译码单元做关 闭(利用译码开关11A、 IIB...)，只留下相关的译码单元做译码，这种方式 是系统资源可充分利用而且可以达到省电的目的。
综上所述，利用本发明译码电路的架构可在不需改变原有己设计完成的译 码电路上，增加上新功能所对应的译码电路，如此一来可以大大地节省设计上 的时间成本。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情 况下，熟悉本领域的普通技术人员当可根据本发明做出各种相应的改变和变 形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种高延伸性的译码电路，其特征在于，包括一闩锁单元，接收一原始数据，并输出该原始数据的闩锁值及闩锁反向值；一闩锁结果选择单元，接收该些闩锁值及该些闩锁反向值，并根据至少一目标译码值组合该些闩锁值及该些闩锁反向值，以输出一预先译码值；及至少一译码单元，设有该目标译码值，用于接收该预先译码值，并判断该预先译码值是否符合该译码单元的译码条件，以决定是否输出一译码信号。
2. 根据权利要求1所述的译码电路，其特征在于，该原始数据包括多个 位，而该闩锁单元利用多个闩锁组件将该些原始数据的位闩锁为该些闩锁值及 该些闩锁反向值并输出。
3. 根据权利要求1所述的译码电路，其特征在于，该译码单元为一逻辑 电路的结构。
4. 根据权利要求3所述的译码电路，其特征在于，该译码单元包括两个 与非门及一或非门。
5. 根据权利要求3所述的译码电路，其特征在于，该译码单元包括三个 与门。
6. 根据权利要求1所述的译码电路，其特征在于，该译码单元个别包括 一译码开关，用于控制该译码单元的启闭。
7. 根据权利要求6所述的译码电路，其特征在于，该译码电路设置于一 系统中，由该系统控制该译码开关。
8. —种译码方法，其特征在于，包括以下步骤 接收一原始数据；产生该原始资料的闩锁值及闩锁反向值；根据至少一译码单元的目标译码值，组合该些闩锁值及该些闩锁反向值为一预先译码值，并将该预先译码值输出至对应的该译码单元；及该译码单元判断是否能将该预先译码值译码，若能正确译码则输出一译码信号。
9. 根据权利要求8所述的译码方法，其特征在于，该译码单元更包括判 断一译码开关是否开启，来决定是否输出该译码信号。
10. 根据权利要求9所述的译码方法，其特征在于，若该预先译码值及该 译码开关的信号皆为l，则输出该译码信号。
11. 根据权利要求9所述的译码方法，其特征在于，若该预先译码值及该 译码开关的信号有一位不为1则不输出该译码信号。
12. 根据权利要求8所述的译码方法，其特征在于，该译码单元判断该预 先译码值皆为l,则输出该译码信号。
13. 根据权利要求8所述的译码方法，其特征在于，该预先译码值根据该 目标译码值0的位设定为擷取该原始数据的闩锁反向值输出。
全文摘要
一种高延伸性的译码电路，其中包括一闩锁单元、一闩锁结果选择单元及至少一译码单元。闩锁单元闩锁一原始数据并输出原始数据的闩锁值及闩锁反向值。闩锁结果选择单元根据译码单元的目标译码值组合闩锁值及闩锁反向值，以产生一预先译码值。接着闩锁结果选择单元再将预先译码值输出至对应的译码单元。译码单元根据预先译码值判断是否输出一译码信号。藉此可在不需改变原有已设计完成的译码电路，增加新功能所对应的译码单元。
文档编号H03M7/00GK101179277SQ20061015286
公开日2008年5月14日 申请日期2006年11月6日 优先权日2006年11月6日
发明者伍玉光, 杨志伟, 蔡佳洲, 许文琪, 郭淑华 申请人:盛群半导体股份有限公司