专利名称：一种数字鉴相滤波器的制作方法
技术领域：
本实用新型涉及一种数字鉴相滤波器，可采用修正高稳晶体方法来提供高精度时钟源，属于通信技术领域。
背景技术：
通常，在各种通信基站中，大都对基站本身系统时钟的精度和稳定度提出了较高的要求，例如，在GSM 05.10条款的“无线子系统同步”中规定“基站应该使用绝对精度优于0.05ppm(5×10-8)的单一频率源作为时间基准以及RF的产生源，该频率也用于基站的全部载波源”。对大多数实际应用情况而言，基站系统时钟信号本身是由一个高精度的石英振荡器产生，通常该信号同步于中枢系统的主时钟，在主时钟同步失败时，基站本身系统的时钟也要求必须能够维持网络的同步。然而即使是最稳定的石英振荡器，经过一定的时间或由于其它环境因素(如温度、湿度等)的影响也会出现老化、衰减现象，如果没有其他的纠正补偿措施，整体误差会累积，直至超出基站本身系统所规定的最低限，如GSM的基准频率精度指标要求为(5×10-8)，而造成严重后果。这里可做一个简单的计算，举个例子，假如有一个石英振荡器，其中心频率为10MHz，稳定度为0.01ppm(1×10-8)，若要产生1pps的秒脉冲，则需要进行1×107次的分频，而相对于标准秒脉冲而言，这里的单位秒误差就是δ＝(f0±f0×η)/107，即(10×106±10×106×1×10-8)/107，也即1±1×10-8秒，则一天24小时的误差就是3600×24×1×10-8，已达864us，对于基站系统时钟来说，这是决不能接受的。因此，简单的采用高精度石英振荡器作为基站时钟源，是不可行的。必须对偏差做及时调整。常采用的方法有铯钟，GPS+铷钟等等，当大量使用时，成本是一个限制因素。鉴于当前GPS接收模块的小型化及相对使用成本的下降，利用GPS(全球定位系统)卫星发送的秒同步信号，来同步本地的时钟源，已成为一种较为流行的做法。
由于低成本的GPS接收模块，其输出端口只提供1pps的秒脉冲信号，而大多数应用，需要高频率的信号源，另外，由于GPS本身的特性，其输出的秒脉冲误差遵循正态分布的数学规律，也即短时间尺度的“扰动”不确定性，和长期时间尺度上的“高精确”性，而一般石英晶体振荡器的特性却正好相反，具有“短时”的高稳定性和“长期”的“漂移”性，所以在实际应用中，需要有针对性的措施，以取两者之“长”，补两者之“短”。
发明内容
针对上述现有技术中存在的缺陷，本实用新型所要解决的技术问题是提供一种能克服GPS信号源的短时间不确定性和石英晶体振荡器长期的漂移性的，能输出高精确度、高稳定性的高频率脉冲及秒脉冲信号的数字鉴相滤波器。
为了解决上述技术问题，本实用新型所提供的一种数字鉴相滤波器，该数字鉴相滤波器在FPGA(可编程逻辑器件)中实现，分别与数字鉴相滤波器连接的有GPS模块、标准信号源模块、CPU和可控本地标准压控频率单元，构成一高精度的时钟装置，其特征在于，所述数字鉴相滤波器包括一接口处理模块，用于与包括CPU在内的FPGA的外部模块进行信息交换，即将内外两个脉冲之间的相位检测信息输出给CPU，将CPU的占空比参数、滤波器参数、重置位等输入信号传输给数字鉴相滤波器内相应模块；其输入端分别连接所述GPS模块和所述标准信号源模块，经数据总线连接所述CPU；一本地模块，用于完成对本地晶体振荡器输入频率的分频，及本地秒脉冲的重置位，并输出其他所需频率；其输入端分别连接所述接口模块的外参考秒脉冲输出端、滤波器参数输出端、重置位输出端和可控本地标准压控频率单元模块，所述本地模块分别设有其他所需频率的输出端；一数据处理模块，包括调整由CPU设置滤波器参数的可调整数字滤波器，用于内外两个脉冲之间的相位检测；数据处理模块的输入端分别连接所述接口模块的输出端、所述本地模块的输出端和可控本地标准压控频率单元模块的倍频输出端，数据处理模块的输出端连接所述接口模块的输入端；所述CPU依据内外两个脉冲之间的相位检测信息，控制本地模块的重置位、滤波器的参数、输出信号的占空比，最终达到闭环反馈环路的稳定状态，使本地输出信号保持对外参考源的精密跟踪。
进一步地，所述数据处理模块内设有一鉴相器单元，用于识别出两个输入脉冲的相位关系，其输入端分别连接接口模块的外参考秒脉冲输出端和本地模块的本地参考秒脉冲输出端，其加频指示、减频指示输出端分别经与门连接接口模块的加频控制、减频控制输入端；一超前滤波器单元和一滞后滤波器单元，用于溢出指示；超前滤波器单元的输入端分别连接鉴相器单元的加频指示输出端、可控本地标准压控频率单元模块的倍频输出端、接口模块的滤波器参数输出端；滞后滤波器单元的输入端分别连接鉴相器单元的减频指示输出端、可控本地标准压控频率单元模块的倍频输出端、接口模块的滤波器参数输出端，超前滤波器单元和滞后滤波器单元的溢出指示输出端经或门连接接口模块的溢出控制输入端。
所述标准信号源模块为2M频率信号源模块。
所述可控本地标准压控频率单元为16.384MHZ的压控频率单元。
所述本地模块输出端的其他所需频率为秒脉冲、2.048MHZ、200HZ、8KMHZ。
所述可控本地标准压控频率单元模块的倍频输出端为16.384MHZ压控频率单元模块的4倍频输出端。
利用本实用新型提供的数字鉴相滤波器，由于采用低成本的GPS接收模块所提供的1pps的秒脉冲信号(或等效1pps信号)作为外参考比较信号源，利用数模混和的锁相环路所控制的本地的压控石英晶体振荡器的输出等效1pps信号作为本地比较信号源，在FPGA内部进行数字鉴相及滤波，灵活调整输出信号的特性及精度，以满足各种需要场合。本实用新型的数字鉴相器比较本地秒脉冲信号与外参考秒脉冲信号的相位差，再通过数字滤波，及外部配套软件的算法分析，可解决GPS模块的1pps输出扰动问题，以保证本地输出信号精度。由此可产生出与输入信号源精度相当的多种信号输出，最终达到闭环反馈环路的稳定状态，使本地输出信号能精密地保持对外参考源的跟踪。
图1为数字鉴相滤波器的结构示意框图；图2为数字鉴相滤波器内部的顶层电原理图；图3为“DP_CTRL”模块中的电原理图。
具体实施方式
以下结合附图说明对本实用新型的实施例作进一步详细描述，但本实施例并不用于限制本实用新型，凡是采用本实用新型的相似结构及其相似变化，均应列入本实用新型的保护范围。
如图1所示，为数字鉴相滤波器的结构示意框图，本实用新型提出了一种针对这种低成本的GPS接收模块所提供的1pps的秒脉冲信号(或等效1pps信号)，作为外参考比较信号源，利用数模混和的锁相环路所控制的本地的压控石英晶体振荡器的输出等效1pps信号作为本地比较信号源，通过用数字鉴相滤波器进行数字鉴相及滤波，可灵活调整输出信号的特性及精度，以满足各种需要场合。本实用新型中，使用了两个本地高频信号源，1)，由16.384MHZ的压控晶体振荡器组成的可控本地标准高频时钟源，通过分频，可产生2.048MHZ的输出时钟及本地1pps信号。2)，由16.384MHZ的4倍频即65.536MHZ信号，作为数字鉴相及滤波工作时钟。数字鉴相器比较本地秒脉冲信号与外参考秒脉冲信号的相位差，再通过数字滤波，及外部配套软件的算法分析，可解决GPS模块的1pps输出扰动问题，以保证本地输出信号精度。由此可产生出与输入信号源精度相当的多种信号输出。
本实用新型实施例所提供的一种数字鉴相滤波器在FPGA(可编程逻辑器件)中实现，分别与数字鉴相滤波器连接的GPS模块、2M频率信号源模块、CPU和16.384MHZ压控频率单元；由于数字鉴相及数字滤波还有一些辅助单元均是在一块FPGA(可编程逻辑器件)中实现，所以在这里就FPGA内部的设计实现做详细的说明。
如图2所示，FPGA内部的顶层电原理如下顶层包括3个模块(模块1～模块3)，每个模块的左边引脚均为输入，右边均为输出。但是标注“双向数据总线”的引脚为输入输出双向脚。
1)接口模块1“IO INTERFACE”，负责与外部CPU进行数据交换，接收配置指令，上报本地秒信号与外参考秒信号的相位相对关系等；接口模块1的输入端分别连接GPS模块和2M频率信号源模块，经数据总线连接CPU；根据配置，选出一个外参考源，并将其转为秒脉冲输出EXT 1PPS，作为鉴相的外参考依据。例如，CPU通过地址线ADDRES[31..24]，/CS，ALE，/WR配合，将地址为x“00”所对应的数据线DB[7..0]上的内容写入本模块，若数据内容为x“00”，则表明选“GPS 1PPS”为外参考源，接口模块可直接将其输出到模块输出端口“SEL_1PPS”，供外部模块使用；若数据内容为x“01”，则表明选“2MHZ[4..1]”中的第一路(2MHZ[1])为外参考源，由于此时是2.048MHZ的频率输入，故模块对其做分频，产生1pps的秒脉冲，并将其输出到模块输出端口“SEL_1PPS”，供外部模块使用；其他类推，这样“外参考”秒脉冲就产生了。
同理，CPU也将输出信号的占空比参数，滤波器的参数写入模块，分别输出到接口模块“PW[7..0]”和“FILT_D[7..0]”端口上，供外部模块使用。
另外，来自外模块的“UP”、“DOWN”、“OVER_DIR”相位比较输出信号也通过同样的方式，由本接口模块提供给CPU访问读取。
这样，CPU就可不间断的通过数据线掌握外参考源与本地源之间的相位相对关系，从而对压控晶体振荡器组成的可控本地标准高频时种源进行调整，这样持续反复的进行，通过CPU的特定算法，就最终达到闭环反馈环路的稳定状态，本地输出信号也就精密的保持对外参考源的跟踪。
2)本地模块(LOCAL_CQ)2，用于完成对本地晶体振荡器输入频率的分频，按16.384MHZ转到1hz的分频系数进行分频，并抽出其他所需频率，同时还要按CPU配置的脉冲宽度数据调整输出秒脉冲的占空比；本地模块2的输入端分别连接接口模块1的外参考秒脉冲输出端、滤波器参数输出端、重置位输出端和16.384MHZ频率信号源模块，本地模块2分别设有其他所需频率如秒脉冲、2.048MHZ、200HZ、8KMHZ等信号的输出端；另外，当接收到CPU的重行同步置位指令后，要将分频器状态与外参考秒信号的相位重新对齐一次。所产生的秒脉冲L1PPS是鉴相的本地参考依据。
这里的核心就是一个可异步置位的同步时钟定模计数器，模值为16.384×106，每当计数值归零时，既为本地秒脉冲的起始边沿，而高电平的宽度，即由“PW_D[7..0]”端口数值决定，当计数器值小于等于PW_D[7..0]的值时，输出维持高电平，反之为低，若要扩充调整范围，可通过增加脉冲配置数据“PW_D[7..0]”的位数来实现，由此，“本地”秒脉冲就产生了。另外，当RESYN端收到重置位信号时，就产生一个窄脉冲，并且保证使之与外参考的秒脉冲上升沿同步，由这个窄脉冲对计数器进行异步清零，这样，重置位之后，本地计数器的状态就与外参考源保持一致，这样处理的目的，是为了加快对外参考源的跟踪锁定进程，而且还可以使后继模块的数字鉴相及滤波电路得以简化，因为重置位之后，本地秒脉冲的相位已与外参考源的秒脉冲相位近乎一致，在短时间段内，两者之间的相差漂移不会太大，所以滤波电路的观察范围就可以缩小。
3)数据处理模块(DP_CTRL)3，用于内外两个脉冲之间的相位检测，还包括可调整数字滤波器。数据处理模块3的输入端分别连接接口模块1的输出端、本地模块2的输出端和16.384MHZ频率信号源模块的4倍频输出端，数据处理模块3的输出端连接接口模块1的输入端；本数据处理模块的相位检测，就是检测两个脉冲之间的相位相对关系，这两个输入脉冲就是先前描述过的外部模块已处理过的“外参考”秒脉冲，“本地”秒脉冲，鉴相结果可反映出“外参考”秒脉冲与“本地”秒脉冲之间的相对位置和变化趋势，鉴相结果是每秒种更新一次。
可调整数字滤波器的引入，一方面是可以对偶发的电路干扰做屏蔽，最主要的作用在于，当“外参考”秒脉冲是GPS接收模块所产生时，其固有的秒脉冲“扰动”相对较大，以高精度的时钟系统来衡量，其相位的跳变是不符合要求的，同时还会对鉴相器的鉴相结果造成干扰，尤其是当本地的时钟源事实上已与外参考源保持高度一致时，这一现象会更明显，为此，滤波器在这里的作用就是尽量将这种相位“跳变”过滤掉，或者说，就是将“突发”的“大相位差”上报给CPU，CPU会根据一定的算法，判断出当前的实际状态，从而避免不必要的调整或者“过调整”而导致的输出信号性能指标下降。但是，一个实际使用上的问题需要考虑，因为个体电路元器件之间的潜在差异，尤其是可能的GPS接收模块的电性能的差异(例如生产制造商的不同，生产的批次不同等等)，都有可能让使用固定参数的的滤波器失去效能，为此，这里的滤波器参数是可设的，并且实时的由CPU来控制，由此，通过“过滤”的相位差宽度就可以改变，大大提高了电路效能的可靠性和实用性。
另外，由于“速度”和“精度”向来是一对矛盾，滤波范围变小，系统跟踪精度变高，但系统进入稳定态就需时更长，反之，滤波范围变大，系统跟踪精度变低，但系统进入稳定态就更快，为此，针对不同的应用场合，适当调整滤波器的参数设置，可改变系统的整体响应速度，提高工作效率。
如图3所示，为“DP_CTRL”模块中的电原理图，所述数据处理模块内设有鉴相器单元4和滤波器单元5、6；参见图3所示，数据处理模块3“DP_CTRL”中的电原理图如下a)鉴相器单元(V_DPD)4是一个用VHDL硬件描述语言构建的数字鉴相器，鉴相器单元4的输入端分别连接接口模块1的外参考秒脉冲输出端和本地模块2的本地参考秒脉冲输出端，用于识别出两个输入脉冲的相位关系，利用脉冲的边沿来鉴别，和输入的脉冲宽度无关，有很高的分辨率，当输入的本地秒信号频率高于或相位超前外参考秒信号时，输出“DOWNDIR”就变‘1’，反之“UPDIR”就变‘1’。均为‘0’时，表示两个输入脉冲完全一致，即同频同相。“DOWNDIR”为‘1’，指示要将本地压控晶振的频率降下来，而“UPDIR”为‘1’时，表示要将本地压控晶振的频率上调加快。鉴相器单元4的加频指示、减频指示输出端分别经与门连接接口模块1的加频控制、减频控制输入端。
b)超前滤波器单元(V_OVER_CTRL)5、滞后滤波器单元(V_OVER_CTRL)6，为用VHDL硬件描述语言构建的数字滤波器，用于溢出指示；当两个输入脉冲相差超出FID[7..0]所设定的值时，“OVER_ACT”输出‘1’电平，这里使用了两个这样的模块，就是为了区分两种相对状态a。本地秒信号超前外参考秒信号溢出，b。本地秒信号滞后外参考秒信号溢出，并合二为一成“OVER_DIR”输出，供CPU检测，FID[7..0]是由CPU所设，可动态调整，它反映的是“clk×4”输入时钟(既65.536MHZ)的周期数，改变其值，可改变输出时钟的特性参数。
超前滤波器单元5的输入端分别连接鉴相器单元4的加频指示输出端、16.384MHZ频率信号源模块的4倍频输出端、接口模块1的滤波器参数输出端，滞后滤波器单元6的输入端分别连接鉴相器单元4的减频指示输出端、16.384MHZ频率信号源模块的4倍频输出端、接口模块1的滤波器参数输出端，超前滤波器单元5和滞后滤波器单元6的溢出指示输出端经或门连接接口模块1的溢出控制输入端。
权利要求1.一种数字鉴相滤波器，其特征在于，所述FPGA包括一接口模块，用于与包括CPU在内的FPGA的外部模块进行信息交换，即将内外两个脉冲之间的相位检测信息输出给CPU，将CPU的占空比参数、滤波器参数、重置位等输入信号传输给FPGA内相应模块；其输入端分别连接所述GPS模块和所述标准信号源模块，经数据总线连接所述CPU；一本地模块，用于完成对本地晶体振荡器输入频率的分频，及本地秒脉冲的重置位，并输出其他所需频率；其输入端分别连接所述接口模块的外参考秒脉冲输出端、滤波器参数输出端、重置位输出端和可控本地标准压控频率单元模块，所述本地模块分别设有其他所需频率的输出端；一数据处理模块，包括调整由CPU设置滤波器参数的可调整数字滤波器，用于内外两个脉冲之间的相位检测；其输入端分别连接所述接口模块的输出端、所述本地模块的输出端和可控本地标准压控频率单元模块的倍频输出端，其输出端连接所述接口模块的输入端；所述CPU依据内外两个脉冲之间的相位检测信息，控制本地模块的重置位、滤波器的参数、输出信号的占空比。
2.根据权利要求1所述的数字鉴相滤波器，其特征在于，所述数据处理模块内设有一鉴相器单元，用于识别出两个输入脉冲的相位关系，其输入端分别连接接口模块的外参考秒脉冲输出端和本地模块的本地参考秒脉冲输出端，其加频指示、减频指示输出端分别经与门连接接口模块的加频控制、减频控制输入端；一超前滤波器单元和一滞后滤波器单元，用于溢出指示；超前滤波器单元的输入端分别连接鉴相器单元的加频指示输出端、可控本地标准压控频率单元模块的倍频输出端、接口模块的滤波器参数输出端；滞后滤波器单元的输入端分别连接鉴相器单元的减频指示输出端、可控本地标准压控频率单元模块的倍频输出端、接口模块的滤波器参数输出端，超前滤波器单元和滞后滤波器单元的溢出指示输出端经或门连接接口模块的溢出控制输入端。
3.根据权利要求1所述的数字鉴相滤波器，其特征在于，所述标准信号源模块为2M频率信号源模块。
4.根据权利要求1所述的数字鉴相滤波器，其特征在于，所述可控本地标准压控频率单元为16.384MHZ的压控频率单元。
5.根据权利要求1所述的数字鉴相滤波器，其特征在于，所述本地模块输出端的其他所需频率为秒脉冲、2.048MHZ、200HZ、8KMHZ。
6.根据权利要求1所述的数字鉴相滤波器，其特征在于，所述可控本地标准压控频率单元模块的倍频输出端为16.384MHZ压控频率单元模块的4倍频输出端。
专利摘要一种数字鉴相滤波器，其特征在于，包括用于与包括CPU在内的FPGA的外部模块进行信息交换的接口模块，用于完成对本地晶体振荡器输入频率的分频及本地秒脉冲的重置位，并输出其他所需频率的本地模块，用于内外两个脉冲之间的相位检测的数据处理模块，CPU依据内外两个脉冲之间的相位检测信息，控制本地模块重置位、滤波器参数、输出信号占空比，最终达到闭环反馈环路的稳定状态，使本地输出信号保持对外参考源的精密跟踪。本实用新型能克服信号源的短时间不确定性和石英晶体振荡器长期的漂移性的，能输出高精度、高稳定的高频秒脉冲信号。
文档编号H03H17/02GK2917093SQ200620042089
公开日2007年6月27日 申请日期2006年5月25日 优先权日2006年5月25日
发明者林海 申请人:上海欣泰通信技术有限公司