专利名称：使esd电容线性化的方法
技术领域：
本发明涉及IC(集成电路)输入的静电放电(ESD)保护电路，以及 更具体而言，涉及对用于输入上的保护电路的载荷电容的控制。
背景技术：
集成电路易遭受到以及可以被ESD脉沖损坏。众所周知上述 ESD脉冲可以从几种来源发出， 一个主要的来源是从人们接触IC造 成的。但是，其他的来源可以产生破坏性的ESD事件。上述ESD脉 冲可以包括存在大约一百纳秒的几千伏和安培的电流。ESD事件(定 义为放电或脉冲)通常驱动电流进入IC，但是也可以使电流从IC减 弱。提供了上述两种类型的保护。在过去的许多年中已经开发了提供可靠保护的保护器件和电路。 这些保护电路中的一些使用在脉冲进入IC前使ESD脉冲放电的电压 限制器件。美国专利5，940，258 ('258)说明了在图1中被功能性地再现 的保护电路。在图1中，在垫盘(pad ) 1上发生的正向ESD脉沖被电容性地 耦合4到分享共同的基片的NMOS晶体管Ql和Q2的栅极。Q2小 于Ql并变得更快，且在Rl和共同基片间产生电压。该基片电压帮 助Q1更加充分地导通，从而使ESD脉冲放电。然而，'258电路和其他现有技术ESD保护电路的局限性在于电 路在垫盘上产生载荷电容，其对输入电压水平敏感。该敏感性使输入 信号失真并降低电路的性能。另一现有技术电路显示于美国专利6,690,066中。该专利通过在 Ql的漏极和图1的垫盘之间引入二极管Dl在'258专利基础上进行了 改进。二极管Dl针对垫盘隔离Ql的漏电容并使Q1的漏电容最小，并且，重要的是，二极管电容具有正电压系数，可以用于抵消Q1和 Q2的负电压电容系数。以上述方式，可以使垫盘2上的电容栽荷更 加恒定且对改变输入信号电压的敏感性下降。'066专利旨在使ESD电路电容线性化，但仅是对地参考基准的 电路。本发明在提供到电力轨(power rail)和地的ESD保护放电路 径的同时，使ESD电容线性化。当例如接地路径不足以使ESD脉冲 放电时，平行的路径提高了 ESD保护。此外，具有以Vee为参考基准 的本发明的ESD电路允许其被设计成能够更加忍受电力轨上的过电 压。典型的IC电路位于电力轨和地之间，但是，正如本领域技术人 员所知道的，电路可以位于两个电压水平之间，较高的可以被指定为Vdd，较低的为Vss。在本发明中，Vee代表较高电压水平，接地代表较低电压水平。 发明内容本发明提供了到地V^和电力轨V"的ESD保护电路。在优选实 施例中，到接地的保护器件是NMOS，其漏极与受保护的垫盘相连。 NMOS具有负的漏电容电压系数。在本实施例中，到电力轨的保护器 件是PMOS，其漏极与垫盘相连。PMOS具有正的漏电容电压系数。 P和NMOS晶体管的分级允许设计者对NMOS和PMOS的漏电容进 行平衡，以使符合电容在一定范围的电压上基本上不敏感或恒定。另 外，垫盘被保护于地和电力轨，从而提供冗余路径的可靠性。当地和 电力轨都不足以使ESD事件放电时，这是有优势的。具有到地和电力轨的保护的其他优势在于可以将电路设计成其 在电力轨上具有对电压变化的容差。上迷变化的大多数典型情况是过 电压。本发明电路和方法将元件与垫盘相连，以保护与垫盘相连的任何 电路不遭受损坏性的ESD脉冲。本发明电路与垫盘相连，然而，正 如本领域技术人员所知的，连接可以是"功能性的，，，原因在于可以将其他元件加"连接"点之间，而这不以任何有意义的方式改变本发明的 电路和方法的操作。将会为本领域技术人员理解的是尽管下列详细描述将通过参考 说明性的实施例、附图以及使用方法而进行，本发明的目的不是受限 于上述实施例和使用方法。相反，本发明是广义的，并且仅由附加的 请求保护的范围限定。
本发明的下列描述参考附图，其中 图1是现有技术ESD电路的功能性示意图； 图2是说明本发明的实施例的示意图； 图3是说明本发明对输入电容的影响的图； 图4是本发明的另一优选实施例的示意图；图5是输入电流与Vce电压的函数关系的图。
具体实施方式
图2说明了用于保护电路CKT A不受可能在垫盘上出现的ESD 脉沖的影响的与垫盘IO相连的ESD保护电路。方法是驱散或使在垫 盘10上出现的ESD脉冲直接放电到地12和/或Vee 14，使得很小的 或没有高电压或电流尖峰进入CKT A。重要的是，按照该ESD保护， 使保护电路的载荷电容与垫盘10上的输入信号电压基本上恒定。就ESD保护而言，二极管D2是反偏压的，在从垫盘10到Q4 的栅极16建立电容路径。上升的ESD脉冲被耦合到使Q4导通的栅 极16，从而使ESD脉冲放电。在另一优选实施例中，在'066和，258 专利中所描述和示教的技术(其中NMOS晶体管共用相同的基片，一 个驱动基片，而第二个更加充分地导通)，可以在本发明内，作为从垫 盘到地的放电路径被实现。然而，图2包括Q3(PMOS)，使垫盘10与电力轨14相连。将 Q3连接，以显示众所周知的二极管连接，其阳极在垫盘10上，其阴极在电力轨14上。垫盘IO上的正向ESD脉冲将导通Q3的体二极管， 并将ESD脉冲放电到电力轨。因此，将有经由Q3和Q4的正向ESD 脉冲同时放电。由于也存在与Q4相关联的体二极管，负ESD脉冲将 通过该体二极管放电到地。如上所述，如果信号(尤其是模拟信号)，出现在塾盘10上，但 垫盘10上的电容载荷随信号水平而变化，信号将失真或者被折中， 并且显而易见的是，较高频率的信号将更加受影响。图2的电路给出 了垫盘10上的电容载荷，包括二极管D2和Q3和Q4的漏极。通常， D1和Q4的电容将具有负电压系数，而Q3将具有正系数。正如制造 上述器件领域技术人员所知的，在制造上述结构的尺寸(size)和物 理特征时，可以将D1、 Q4和Q3的电容值设计成在一定范围的输入 电压上保持基本上恒定。图3显示了在垫盘IO上获得1到2伏输入电压水平之间的恒定 电容的元件的一个尺寸确定(sizing) 。 二极管Dl被作为因素引入到 上述图中，但未显示。重新对元件进行尺寸确定(resizing)将允许设 计者在不同输入偏压上提供线性电容。图4说明了另一优选实施例，其中ESD电路容忍Vcc20线上的 过电压。图5显示了当Vcc超过正6伏时的垫盘22上的IN电流。图 2的电路的轨迹30显示了与图4的电路的轨迹40相比而言显著增加 的IN电流。图4将两个附加的PMOS晶体管加到图2的电路的所示的垫盘 22和Vcc之间。当Vcc升高时，Q5将导通对Q3的基片施加偏压， 并使Q6的基片和漏极更高，防止寄生晶体管导通。此外，当Vcc降 低到垫盘22电压水平以下时，Q6将导通驱动Q3和Q5的基片更高， 防止Q3和Q5导通。应当理解的是上述实施例在此处作为实例而给出，并且其许多变 更和替换是可行的。因此，应当从广义的角度将本发明看作仅由追加 的权利要求书的范围所提出。
权利要求
1.一种用于相对于电压使ESD保护电路的电容线性化的方法，该方法包括以下步骤经由位于垫盘和地之间的NMOS晶体管的漏极，提供到地的第一放电路径；以及经由位于垫盘和正电力轨之间的PMOS晶体管的漏极，提供第二放电路径，其中NMOS的漏极和PMOS的漏极具有相对于电压来说彼此互补的电容敏感性。
2. 权利要求l的方法，其中提供第一放电路经的步骤包括以下步骤功能性地将NMOS晶体管的漏极连接到垫盘；功能性地将NMOS晶体管的源极连接到地；将ESD脉冲的至少一部分传递到NMOS晶体管的栅极，并且其中提供第二放电路经的步骤包括以下步骤功能性地将PMOS晶体管的漏极连接到垫盘；以及功能性地将PMOS的栅极和源极连接到正电力轨，并且进一步包括对NMOS和PMOS晶体管进行尺寸确定使得PMOS和NMOS漏电容的电压敏感性彼此互补的步骤。
3. 权利要求2的方法，进一步其中传递的步骤经由电容实现。
4. 权利要求2的方法，进一步包括以下步骤 功能性地将塾盘连接到第二 PMOS的栅极； 功能性地将第二 PMOS的源极连接到正电力轨； 功能性地将第二PMOS的源极和基片连接到PMOS的基片； 功能性地将垫盘连接到第三PMOS的源极； 功能性地将第三PMOS的栅极连接到正电力轨；以及 功能性地将第三PMOS的漏极和基片连接到PMOS的基片，并且其中确定NMOS和PMOS晶体管的尺寸使得补偿它们的漏电容的 电压敏感性，而ESD电路贡献基本上恒定的到垫盘的电容，并且其中垫盘中的输入电流容忍电力轨上的过电压。
5. —种ESD电路，包括经由位于垫盘和地之间的NMOS晶体管的漏极的第一放电路 径；以及经由位于垫盘和正电力轨之间的PMOS晶体管的漏极的第二放 电路径，其中NMOS的漏极和PMOS的漏极具有相对于电压来说彼 此互补的电容敏感性。
6. 权利要求5的ESD电路，其中第一放电路径包括 NMOS晶体管，其漏极功能性地与垫盘相连，其源极和基片与地相连或与其通信；以及从垫盘到NMOS的栅极的信号路径，其中垫盘处的正向ESD脉 冲导通NMOS晶体管，并且其中第二放电路径包括PMOS晶体管，其漏极功能性地与垫盘相连，其源极和栅极与 正电力轨功能性地相连；以及其中对NMOS和PMOS晶体管进行尺寸确定，使得NMOS和 PMOS漏电容的电压敏感性彼此抵消。
7. 权利要求6的电路进一步其中信号路径是反向偏压二极管结构。
8. 权利要求6的电路进一步包括第二 PMOS,其栅极功能性地与垫盘相连，其源极功能性地与 正电力轨相连；并且其漏极和基片与PMOS的基片功能性地相连；以 及第三PMOS,其源极功能性地与垫盘相连，其栅极功能性地与 正电力轨相连；并且其漏极和基片与PMOS的基片功能性地相连，并 且其中NMOS和PMOS晶体管的尺寸确定被设置成抵消它们的漏电 容的组合的电压敏感性，并且其中该发明的电路容忍电力轨上的过电 压。
全文摘要
披露了具有向电力轨和接地放电的用于IC的输入/输出垫盘的ESD保护电路。将ESD电路与NMOS和PMOS晶体管一起配置，NMOS和PMOS晶体管跟其与垫盘相连的漏一起配置。然而，漏电容具有彼此补偿或抵消的电压灵敏度，并且通过适当的尺寸确定，可以在给定电压范围内使垫盘上的电容载荷基本上保持恒定。通过提供到电力轨的放电路径，可以将ESD电路设计得可以更加忍受电力轨上的过电压。
文档编号H03K19/003GK101283451SQ200680033916
公开日2008年10月8日 申请日期2006年8月24日 优先权日2005年9月14日
发明者大卫·莫里尔, 迈伦·米斯克 申请人:快捷半导体有限公司