专利名称：基于相位合成的时钟50%占空比调节方法
技术领域：
本发明主要涉及到CMOS时钟信号50％占空比的调节方法领域，特指一种基于相位合成的时钟50％占空比调节方法。
背景技术：
随着集成电路主频的不断提高，时钟周期变得越来越短。在某些时序要求严格的电路中，例如寄存器读写电路，DDR技术中时钟信号双边沿采样电路，时钟边沿的轻微抖动将对电路的时序关系产生较大影响，甚至导致系统不能正确工作。在CMOS电路中，因PMOS管和NMOS管驱动能力不匹配，互连线寄生电容分布干扰等因素的存在，源时钟信号在传输过程中可能会发生占空比严重畸变。为此，迫切需要对此类时钟进行占空比调节以提高系统性能。
目前，占空比调节方法有多种锁相环PLL(Phase Locked Loop)法、互补相位合成CPB(Complementary Phase Blending)法、延迟锁定环DLL(Delay Locked Loop)法、脉冲宽度控制环PWCL(Pulse Width Control Loop)法等，这些方法实现时的主体均为模拟电路。
在PLL方法中，由于存在反馈环路，电路设计复杂，调节精度高但容易产生波动，一般需要数百个时钟周期才可以锁定相位。模拟PLL因自身的结构限制，难以产生较高频率的50％占空比时钟信号，而且设计要求异常准确以保证电路在发生工艺偏差和电压温度变化时仍可以正常工作。在互补相位合成法中，由于依赖互补时钟信号，当器件失配时该方法就不再适用。当输入时钟占空比在50％附近时，可以得到较为精确的50％占空比时钟；但当输入时钟占空比偏离50％较大时，输出时钟占空比不甚理想，应用范围窄。在DLL方法中，相位检测器速度慢，限制了调节性能的提高。而采用脉冲宽度控制法时，相位的改变容易干扰PLL或DLL的锁定结果，坏的情况下甚至造成锁定失败。
由此可见，采用模拟办法实现占空比调节存在许多共同的缺陷，抗干扰能力差。而一些开环的数字时钟占空比调节技术没有考虑输出时钟和源时钟之间的相位偏差，且调节操作过长，一般需要5-10个时钟周期才能完成。本发明采用纯数字方式，基于相位合成技术提出了一种时钟信号50％占空比调节方法，消除了以上设计中存在的各种缺陷，调节操作仅需4个时钟周期，不存在复杂的反馈环路，使得占空比调节实现更加容易，高效。
发明内容
本发明要解决的问题就在于针对现有技术存在的技术问题，本发明提供一种能够对频率和占空比都在一定范围内变化的时钟信号进行50％占空比调节、具有抗VT干扰能力强、分频输出后的时钟波形质量高等优点的基于相位合成的时钟50％占空比调节方法。
为解决上述技术问题，本发明提出的解决方案为一种基于相位合成的时钟50％占空比调节方法，其特征在于步骤为(1)、脉冲产生通过脉冲产生电路，将输入的源时钟转化为窄脉冲信号，频率保持不变；(2)、半周期延迟将步骤(1)中所得的窄脉冲信号延迟半周期；(3)、镜像延迟将步骤(2)中延迟了半周期的脉冲信号再延迟半周期，得到与步骤(1)中的脉冲信号相差一个周期的脉冲信号；(4)、相位合成将步骤(2)和步骤(3)中输出的脉冲信号进行相位叠加，得到频率为源时钟2倍的脉冲信号；(5)、二分频将步骤(4)中合成后的脉冲信号进行二分频，得到与源时钟频率相同，相位一致并且占空比为50％的时钟信号作为输出信号。
所述步骤(2)的具体流程为(1)、时钟周期测量时钟周期的测量由测量延迟线完成，将步骤(1)所得的脉冲信号经过二分频后作为测量延迟线的时钟CLK，这样一个高电平持续的时间刚好是源时钟的一个时钟周期；复位电路关闭后，高电平信号通过半周期延迟线中的初始延迟线在测量延迟线中开始传播，初始延迟线的输入始终置为高电平，复位低电平脉冲信号总是在源时钟信号为低时的半个周期内产生，使得高电平信号的传播和采样能够交替进行；当复位信号置低时，时钟信号也是低电平，采样电路启动采样延迟单元的输出电平，高电平信号传播停止的位置，也就是采样结果输出端，对应了源时钟信号周期的长短，当复位信号置高时，采样器关闭，测量延迟线中的单元复位清零，为下一次的周期测量作准备。时钟信号再次置高后，高电平信号沿测量延迟线继续向前传播；(2)、时钟相位调整对进行了周期测量的脉冲信号进行半周期延时，时钟相位调整由可变延迟线完成。
与现有技术相比，本发明的优点就在于1、本发明抗VT(Voltage、Temperature)干扰能力强。当电压发生允许范围内的抖动时，镜像延时电路(MDL)和主电路同时受相同的影响，从而电路延时保持高度一致，温度变化时亦如此；2、本发明中使用了二分频电路技术，相位合成信号分频输出后的时钟波形质量高，时钟沿跳变异常陡峭，非常接近理想时钟；3、本发明根据镜像延迟原理，采用延时完全补偿策略，使得各步骤实现了高精度的延时匹配，大大减小了输出时钟与源时钟间的相位偏差，维持了输入输出信号间同步关系。
图1是本发明的流程示意图；图2是与图1中流程所对应的时序示意图；图3是半周期延迟线的结构示意图；图4是测量延迟线的结构示意图；图5是由与非门阵列组成的可变延迟线逻辑结构示意图。
具体实施例方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
本发明使用纯数字方式，利用镜像延迟原理来实现无反馈环路的相位合成占空比调节，使输出时钟达到50％占空比的关键在于如何由源时钟产生与之相位相差180°的镜像时钟。在测量时钟周期的过程中，根据镜像原理，数控延迟线将使源时钟信号的相位延迟半周期，然后，把相位相差半周期的两路时钟通过两输入的或门进行相位合成。这样，合成后的时钟在每半个周期点上都有沿跳变，相当于将源时钟进行了倍频。很明显，相位合成后的时钟再通过二分频电路，输出即为占空比为50％的同频率时钟。
为了使时钟相位合成后不致于发生相位重叠，必须使用窄脉冲产生电路把原始输入的占空比不同的时钟统一整形为窄脉冲信号。而脉冲产生电路存在一定的延时，源时钟和延迟半周期后的时钟进行相位合成时不可避免地存在时钟偏斜，而且合成后的时钟经过分频电路时也存在相位偏斜。为补偿这些偏斜，在脉冲产生器和或门之间增加匹配延迟线MDL(Matching Delay Line)，匹配延迟线的延迟应为tMDL＝tCLK-tPULSE-tOR-tFD注tMDL-匹配延迟线延时，tCLK-时钟周期tPULSE-脉冲产生器延时，tOR-或门延时tFD-二分频电路延时从而，输出时钟上升沿偏斜恰为一个时钟周期，
tSKEW＝tPULSE+tMDL+tOR+tFD＝tCLK这样，电路各部分单元的延时得到了完全补偿，即实现了无偏斜输出。但考虑到不同时钟频率下难以做到精确的整周期延时匹配，同时为了节约延迟单元的数目，最终MDL采用对半周期延迟线中已经延迟了半周期的可变延迟线的输出信号再延迟半周期，以达到延迟整周期的目的，这样MDL的设计可以完全移植半周期延迟线中的可变延迟线逻辑，由此大大降低设计难度。
综上所述，本发明基于相位合成的时钟50％占空比调节方法的技术方案如图1和图2所示，由五个步骤组成，其包括脉冲产生，半周期延迟，镜像延迟，相位合成和二分频输出。输入时钟经过此五步骤之后输出即为占空比为50％的高质量时钟。
(1)、脉冲产生脉冲产生指通过脉冲产生电路，源时钟转化为窄脉冲信号，频率保持不变。即图2中的输入经过脉冲产生电路得到节点A所示的脉冲信号。
进行这样的转化是有原因的，因为输入时钟的占空比如果发生畸变，占空比并不一定总是小于50％，也有可能会大于50％。对本发明中的方法来讲，如果直接对原始时钟进行处理极有可能会发生时钟高电平重叠导致功能出错，而且在进行相位合成时容易发生相位重叠，所以必须使用脉冲产生电路把原始输入的占空比不同的源时钟统一整形为窄脉冲信号。
一般来讲，脉冲产生电路可以通过对输入信号的跳变沿在很窄的窗口内采样来实现。
(2)、半周期延迟半周期延迟指把步骤1中所得的脉冲信号延迟半周期。对时钟进行精确的半周期延迟是本发明方法的关键部分，只有延迟准确才能保证占空比的调节精度。步骤2包含两个步骤时钟周期的测量和时钟相位的调整，如图3所示。
①.时钟周期测量时钟周期测量指对步骤1产生的脉冲信号的周期进行测量。图3中，tstd为测量所得的脉冲信号的周期值。
时钟周期的测量由测量延迟线完成，测量延迟线的结构如图4所示。由8组延迟单元组成，每组延迟单元内部包含2个与非门组和1个采样电路。每个与非门组由两个与非门串联组成，用来控制高电平信号的传输；采样电路对高电平信号的传输停止位置进行采样输出。
测量延迟线工作原理步骤1中所得的脉冲信号经过二分频后作为该测量延迟线的时钟CLK，如图4。如此以来一个高电平持续的时间刚好是源时钟的一个时钟周期。复位电路关闭后，高电平信号通过半周期延迟线(HCDL)中的初始延迟线在测量延迟线中开始传播。初始延迟线的输入始终置为高电平，复位低电平脉冲信号总是在源时钟信号为低时的半个周期内产生，使得高电平信号的传播和采样能够交替进行。当复位信号置低时，时钟信号也是低电平，采样电路启动，采样延迟单元的输出电平。高电平信号传播停止的位置，也就是采样结果输出端，对应了源时钟信号周期的长短。当复位信号置高时，采样器关闭，测量延迟线中的单元复位清零，为下一次的周期测量作准备。时钟信号再次置高后，高电平信号沿测量延迟线继续向前传播。
②.时钟相位调整时钟相位调整指对进行了周期测量的脉冲信号进行半周期延时。时钟相位调整由可变延迟线完成，如图5所示，由一系列的与非门组成。D1到D8分别为8个控制端口，CLK_IN接步骤1中的脉冲信号，CLK_OUT为延迟半周期的输出，如图2中的节点B所示。
每当tstd的值测定之后，相位调整就对步骤1中所得的脉冲信号延迟tstd/2。时钟周期测量中的采样延迟单元的每个输出结果均送至可变延迟线的控制端D1-D8。因为测量延迟线中每个延迟单元都包含2个与非门组，而可变延迟线对应地只有1个与非门组。所以，可变延迟线收到采样结果后，各控制端口相应地置高或者置低，开始引导输入进来的脉冲信号沿着延迟半周期的回路输出。
(3)、镜像延迟镜像延迟指把步骤2中的延迟半周期的脉冲信号再延迟半周期，得到与步骤1中的脉冲信号相差一个周期的脉冲信号，如图2中的节点C所示。这一功能由镜像延迟线(MDL)来实现，镜像延迟线的逻辑结构和步骤2中的可变延迟线结构完全相同。
这一步骤是为了补偿脉冲产生和相位合成对源时钟信号带来的偏斜而引入的，因为脉冲产生电路和相位合成电路自身存在延时，使得可变延迟线的输出信号相位与源时钟相比存在延迟，只要将可变延迟线输出信号再延迟相同的时间即可实现相位合成后的无偏斜上升沿输出。
(4)、相位合成相位合成指将步骤2和步骤3的输出进行相位叠加，得到频率为源时钟2倍的脉冲信号。
当步骤1、2、3完成之后，就有了相位相差半周期的两路脉冲时钟，即图2中的节点B和节点C。要想得到50％的占空比，必须对这两路时钟的相位进行叠加。本发明采用两输入或门对节点B和节点C处的两路脉冲信号进行相位合成。所能获得的合成后的信号如图2中的节点D所示。
(5)、二分频二分频指把步骤4中合成的脉冲信号进行二分频，得到与源时钟频率相同，相位一致并且占空比为50％的输出时钟信号，即图2中的输出。
如步骤4所述，节点D处的时钟占空比已经为50％，但是其频率是原始时钟的两倍，所以为了获得和源时钟同频率的时钟本发明需要对合成后的脉冲信号进行二分频。
权利要求
1.一种基于相位合成的时钟50％占空比调节方法，其特征在于步骤为(1)、脉冲产生通过脉冲产生电路，将输入的源时钟转化为窄脉冲信号，频率保持不变；(2)、半周期延迟将步骤(1)中所得的窄脉冲信号延迟半周期；(3)、镜像延迟将步骤(2)中延迟了半周期的脉冲信号再延迟半周期，得到与步骤(1)中的脉冲信号相差一个周期的脉冲信号；(4)、相位合成将步骤(2)和步骤(3)中输出的脉冲信号进行相位叠加，得到频率为源时钟2倍的脉冲信号；(5)、二分频将步骤(4)中合成后的脉冲信号进行二分频，得到与源时钟频率相同，相位一致并且占空比为50％的时钟信号作为输出信号。
2.根据权利要求1所述的基于相位合成的时钟50％占空比调节方法，其特征在于所述步骤(2)的具体流程为(1)、时钟周期测量时钟周期的测量由测量延迟线完成，将步骤(1)所得的脉冲信号经过二分频后作为测量延迟线的时钟CLK，这样一个高电平持续的时间刚好是源时钟的一个时钟周期；复位电路关闭后，高电平信号通过半周期延迟线中的初始延迟线在测量延迟线中开始传播，初始延迟线的输入始终置为高电平，复位低电平脉冲信号总是在源时钟信号为低时的半个周期内产生，使得高电平信号的传播和采样能够交替进行；当复位信号置低时，时钟信号也是低电平，采样电路启动采样延迟单元的输出电平，高电平信号传播停止的位置，也就是采样结果输出端，对应了源时钟信号周期的长短，当复位信号置高时，采样器关闭，测量延迟线中的单元复位清零，为下一次的周期测量作准备。时钟信号再次置高后，高电平信号沿测量延迟线继续向前传播；(2)、时钟相位调整对进行了周期测量的脉冲信号进行半周期延时，时钟相位调整由可变延迟线完成。
全文摘要
本发明公开了一种基于相位合成的时钟50％占空比调节方法，其步骤为(1)、脉冲产生通过脉冲产生电路，将输入的源时钟转化为窄脉冲信号，频率保持不变；(2)、半周期延迟将步骤(1)中所得的窄脉冲信号延迟半周期；(3)、镜像延迟将步骤(2)中延迟了半周期的脉冲信号再延迟半周期，得到与步骤(1)中的脉冲信号相差一个周期的脉冲信号；(4)、相位合成将步骤(2)和步骤(3)中输出的脉冲信号进行相位叠加，得到频率为源时钟2倍的脉冲信号；(5)、二分频将步骤(4)中合成后的脉冲信号进行二分频，得到与源时钟频率相同，相位一致并且占空比为50％的时钟信号作为输出信号。本发明能够对频率和占空比都在一定范围内变化的时钟信号进行50％占空比调节，抗Voltage Temperatre干扰能力强，分频输出后的时钟波形质量高。
文档编号H03K5/156GK101087132SQ20071003533
公开日2007年12月12日 申请日期2007年7月10日 优先权日2007年7月10日
发明者赵振宇, 何小威, 李少青, 张民选, 陈吉华, 陈怒兴, 马剑武, 徐炜遐, 吴宏, 陈亮, 王建军, 唐世民, 王东林, 欧阳干, 乐大珩 申请人:中国人民解放军国防科学技术大学