低功率模量分频级的制作方法

专利名称：低功率模量分频级的制作方法
技术领域：
本公开实施例涉及多模量分频器(MMD)，尤其涉及减小MMD的模量 分频级(MDS)中的功耗。
背景信息
蜂窝电话内的接收机和发射机电路典型地包括一个或多个本机振荡器。本 机振荡器的功能是输出选定频率的信号。蜂窝电话中的这种本机振荡器可例如 包括锁相环(PLL)，该锁相环从晶体振荡器接收稳定但相对较低的频率信号 (例如，20MHz)并生成选定的相对较高频率(例如，900MHz)的输出信号。 PLL的反馈环路包括接收高频信号并将其划分以获得低频信号的分频器，该低 频信号具有与来自晶体振荡器的信号相同的相位和频率。 一类在此被称为"多
模量分频器"的分频器常常被用来实现分频器。由于分频器的高频操作，该分 频器的电路会消耗不合意的大量功率。用于减小由本机振荡器中的分频器消耗 的功率量的技术和方法是合需的。
概要
一种多模量分频器(MMD)按除数值DV将输入信号SIN分频以生成输 出信号SOUT。MMD包括链接在一起以形成MMD的多个模量分频级(MDS)。 每个MDS (除最后的MDS)接收来自链中下一MDS的反馈模量控制信号。每个MDS还接收模量除数控制信号S。如果针对特定MDS的模量除数控制信号S具有第一逻辑值，则该MDS在二分频模式下操作，否则该MDS在三分频下操作。
每个MDS包括第一级和第二级。根据第一新颖方面，应认识到，第一级的输出在MDS在二分频模式下操作时不跳变。为了减小MDS的功耗，使第一级在二分频模式期间断电。
根据第二新颖方面，应认识到，第一级在三分频模式操作期间的功能是检测反馈模量控制信号并在恰当时间将时钟抑制控制脉冲提供至第二级的控制输入引线上，以便促使第二级执行三分频操作。在MMD的典型操作中，处于三分频模式下的MDS级实际上仅偶尔执行三分频操作。相应地，根据第二新颖方面通过在MDS处于三分频模式下且第二级正在执行二分频操作时使第一级掉电来保存功率。
一种根据一个新颖方面的方法涉及以下三个步骤(a)-(c): (a)使用模量分频级(MDS)来将输入信号三分频。MDS可控制成将输入信号二分频或三分频，并且包括第一级和第二级。(b)在不使MDS的第二级掉电的情况下，使MDS的第一级掉电。(c)在步骤(b)的掉电之后，在第一级处于掉电时使用MDS来将输入信号二分频。在该方法的一个示例中，第一级在MDS进行二分频时无需通电。MDS处于三分频模式下，其中MDS由模量控制信号来控制成或者二分频或者三分频。当预期三分频操作时，将第一级上电，并且随后在三分频操作期间保持通电。在完成三分频操作之后，使第一级掉电以使其在后续二分频操作期间处于掉电状态。
前述是概要并因此按需包含对细节的简化、普适化和省略，本领域技术人
员将领会，本概要仅是示例性的而非意在以任何方式进行限制。如仅由权利要
求限定的本文所描述的设备和/或过程的其它方面、发明特征和优势在本文所阐述的非限制性详细描述中将变得显而易见。
附图简述


图1是根据一个新颖方面的移动通信设备(在此示例中为蜂窝电话)的简图。图2是图1的移动通信设备内的RF收发机集成电路的示图。
图3是图2的RF收发机集成电路中的本机振荡器的示图。图4是图3的本机振荡器的分频器的示图。该分频器是多模量分频器CMMD) c
图5是图4的MMD的输入缓冲器141的示图。图6是图4的MMD的输出同步器149的简图。
图7阐述了指示S[6:0]应当为什么值以便使图4的七级MMD将被合意除数整除的等式。
图8是图4的MMD的一个MDS的框图。
图9是图解了图8的MDS可如何操作以将输入信号SINBUF 二分频的示图。
图10是图解了图9的MDS的操作中的信号的波形图。图11是图解了图8的MDS可如何操作以将输入信号SINBUF三分频的示图。
图12是图解了图11的MDS的操作中的信号的波形图。图13是表示在图4的MMD的第一MDS 142在三分频模式中操作时输入信号FMC1和SINBUF以及输出信号Ql和Q2B的波形的示图。图14是图4的MMD的MDS 142的详细晶体管级电路图。图15是图解图14的MDS在二分频模式中的操作的简化波形图。图16是图解图14的MDS在三分频模式中的操作的简化波形图。图17是图14的MDS在二分频模式中的操作的详细波形图。图18是图14的MDS在三分频模式中的操作的详细波形图。图19是根据一个新颖方面的方法的流程图。
详细描述
图1是根据一个新颖方面的移动通信设备100的简图。在此情形中，移动通信设备100是蜂窝电话。蜂窝电话100包括天线101和若干集成电路，这些集成电路包括新颖射频(RF)收发机集成电路102和数字基带集成电路103。数字基带集成电路103主要包括数字电路且包括数字处理器。数字基带集成电路103的示例是可从高通公司购买到的MSM6280。新颖RF收发机集成电路102包括用于处理模拟信号的电路。
图2是图1的RF收发机集成电路102的更详细示图。接收机"信号链"104包括低噪声放大器(LNA)模块105、混频器106、和基带滤波器107。当在GSM (全球移动通信系统)模式下进行接收时，天线101上的信号通过射频二极管开关108并接着通过路径109、通过SAW IIO并进入LNA 105。当在CDMA
(码分多址)模式下进行接收时，天线101的信号通过射频二极管开关108、通过双工器111、以及通过路径112、并进入LNA 105。在所有模式下，LNA 105放大高频信号。本机振荡器(LO) 113向混频器106提供适当频率的本机振荡器信号，以使得接收机被调谐成接收恰当频率的信号。混频器106将高频信号向下解调至低频信号。通过基带滤波107来过滤掉非希望高频噪声。基带滤波器107的模拟输出被提供给数字基带集成电路103中的模数转换器(ADC)114。ADC 114模拟信号数字化成数字信息，后者在随后由数字基带集成电路103中的数字处理器进一步处理。
发射机"信号链"115包括基带滤波器115、混频器117和功率放大器模块118。要传送的数字信息由数字基带集成电路103中的数模转换器(DAC) 119转换成模拟信号。结果模拟信号被提供给RF收发机集成电路102中的基带滤波器116。基带滤波器116过滤掉非希望高频噪声。混频器117将基带滤波器116的输出调制到高频载波上。本机振荡器(LO) 120向混频器117提供本机振荡信号，以使得高频载波具有要使用的信道的正确频率。混频器117的高频输出在随后由功率放大器模块118来放大。当在GSM模式下进行传送时，功率放大器模块118输出信号经由路径121、通过射频二极管开关108并到达天线101上。当在CDMA模式下传送时，功率放大器模块118经由路径122向双工器lll输出信号。信号通过双工器lll、通过射频二极管开关108、并到达天线101。允许非双工(例如，GSM)以及双工(例如，CDMA1X)通信这两者的双工器111和射频二极管开关108的使用是常规的。图2的具体电路仅是一个可能实现，其在此给出是为了示例性的目的。
在以下结合接收机中本机振荡器(LO) 113的操作来解释本机振荡器113和120的操作。图3是本机振荡器113的更详细示图。本机振荡器113包括晶体振荡器信号源123和分数分频锁相环(PLL) 124。在本示例中，晶体振荡器信号源123是去往外部晶体振荡器模块的连接。替换地，晶体振荡器信号源是置于RF收发机集成电路102上的振荡器，其中晶体外置于集成电路102但是经由集成电路102的端子附连到振荡器。
PLL124包括检相器(PD) 125、电荷泵126、环路滤波器127、压控振荡器(VCO) 128、信号调节输出分频器129和新颖分频器130 (有时称为"环路分频器")。分频器130接收第一较高频率F1的分频器输入信号SIN，用除数D对信号进行分频，并输出第二较低频率F2的分频器输出信号SOUT。经过分频器130的多个计数循环，当PLL被锁定时，F2=F1/D。当锁定时，SOUT信号的频率F2和相位与从晶体振荡器信号源123提供的基准时钟信号的频率和相位相匹配。
分频器130包括新颖多模量分频器(MMD) 131、加法器132和cj-A调制器133。分频器134在一计数循环中将输入节点134上的分频器输入输入信号SIN除以值DV，并在输出节点135上生成分频器输出信号SOUT。值DV是加法器132的第一数字输入端口 136上的第一数字值与加法器132的第二数字输入端口 137上的第二数字值之和。(J-A调制器133随时间改变第二数字输入端口 137上的值，以使得经过MMD的多个计数循环F2二F1/D。
多模量分频器的高层描述
图4是图3的MMD131的更详细示图。MMD131包括输入缓冲器141、7个多模量分频级(MDS级)142-148、以及输出同步器149。前三个MDS级142-144是在电流型逻辑(CML)中实现的。后四个MDS级145-148是在互补金属氧化物半导体(CMOS)逻辑中实现的。逆变器150-153将CMOS逻辑信号和电平逆转和转换成成CML逻辑信号和电平。图4的每个MDS级可二分频或三分频，这取决于模量除数控制信号S和反馈模量控制信号FMC的值。字母FMC在此代表"反馈模量控制"。整体MMD131被其等分的除数值DV是根据7个S模量除数控制信号S [6:0]来确定的。
图5是图4的输入缓冲器的更详细框图。两个反相器的每一个是用CML逻辑来实现的。尽管信号线被示为单个信号线，但是所例示的信号线的每一个
11实际上表示两个物理信号线。用在CML逻辑中的信号是差分信号。
图6是图4的输出同步器149的更详细示图。输出同步器149利用自定时 技术来在输出节点135上生成MMD输出信号SOUT。在常规同步器(有时称 为"重定时电路")中，传入MMD的高速MMD输入信号通常是用于同步MMD 输出信号以减少MMD输出信号中的抖动的信号。使用这样的一种高速信号来 进行同步导致同步器消耗大量功率。在一个有益方面，认识到，图4中的模量 控制信号MC1B是低抖动信号，该抖动信号在合意输出信号SOUT应当跳变 时跳变为逻辑高。然而，低抖动模量控制信号MC1B不具有合意SOUT信号 的50/50工作周期。(信号MC1是图4中的导线155上的信号MC1B的逻辑 反。)应当认识到，通过逻辑组合MDS输出信号01-07的一个或多个，在合 意信号SOUT的前半周期期间生成保持逻辑低的信号是可能的，并且在大致处 于合意信号SOUT的周期的中间第一次跳变至逻辑高。相应地，在图6的实施 例中，模量控制信号MC1被施加到触发器154的低电平有效置位输入引线(SB) 以置位触发器154。低抖动信号MC1从逻辑高到逻辑低的跳变在合意时间异 步地将信号SOUT设为逻辑高。块156表示组合逻辑。在本示例中，06是在 合意SOUT信号的前半周期为逻辑低并在随后转为逻辑高的信号。06信号(在 此实施例中，通过块156)从逻辑低到逻辑高的跳变用于时钟控制触发器154， 由此时钟输入数字逻辑低。为来自触发器154的输出的结果信号SOUT是具有 合意频率并具有大致为50/50的工作周期的合意信号。SOUT的上升沿相对于 MMD输入信号具有低抖动。在同步时不使用高速MMD输入信号(SINBUF)， 由此与常规同步器相比，降低了功耗。与使用MC1来置位触发器154不同， 可使用模量控制信号MC2、MC3或MC4中的相对应的一者。MC2具有比MC1 低的频率内容，但是相对于SINBUF具有更多的抖动。使用低频内容信号MC2 来置位触发器154将降低同步器中的功耗，但是将导致信号SOUT具有更多抖 动。在一个新颖方面，图6的电路允许具有功耗与抖动权衡，并且可针对对 MMD施行的特定应用来选择最佳折衷。
图7阐述了指示模量除数控制信号S[6:0]应当为什么以便使MMD 131被 合意除数值DV等分的等式。例如，如果MMD 131将被除数值181等分，则 S[6:0]应当为
。
12MDS级的高层描述
图8是图4的MMD 134的第一 MDS级142的简图。第一 MDS级142 具有表示其它MDS级143-148的结构的结构。第一 MDS 142包括第一级157 和第二级158。第一级157包括D类型触发器159、 OR (或)门160、 NOR (或 非)门161、以及反相器150。图8的OR门160、 NOR门161、和反相器150 是与图4的相同的OR门160、 NOR门161和反相器150。如以下进一步详细 描述的，门160和161的功能可被结合到触发器159的电路中，其中触发器159 是CML触发器。
第二级158包括D类型触发器162和NOR门163。如以下进一步详细描 述的，门163的功能可被结合到触发器162的电路中，其中触发器162是CML 触发器。MDS级142在输入引线I 164和165上接收输入信号SINBUF，并在 输出引线O 166和167上输出输出信号01。输入引线168是用于接收来自第 二 MDS级143的反馈模量控制信号FMCl的输入引线。输入引线169是用于 接收模量除数控制信号S
的输入引线，该模量除数控制信号S
决定MDS 142将处于"二分频式"还是"三分频"下。输入引线170和171被用来接收用于 对触发器159断电或上电的信号，如以下进一步详细解释的。在操作中，如果 模量除数控制信号S
是数字逻辑低，则MDS级142处于二分频模式下。另 一方面，如果模量除数控制信号S
是数字逻辑高，则MDS级142处于三分 频模式下。在三分频模式中，取决于触发器162的状态和反馈模量控制信号 FMC1的逻辑电平，MDS 142进行二分频或三分频。如果反馈模量控制信号 FMC1和从触发器162输出的Q2B信号两者具有数字逻辑低电平，则MDS 142 在输入信号SINBUF的下三个周期期间进行三分频。如果反馈模量控制信号 FMC1和从触发器162输出的Q2B信号两者不全是数字逻辑低电平，则级142 进行二分频。
图9是图解了在模量除数控制信号S
是数字逻辑低电平的情况下MDS 级142如何二分频的电路图。如果S
是数字逻辑低，则不管任何其它信号值， NOR门161都输出数字逻辑低。NOR门161由此将数字逻辑低输出到触发器 159的D输入引线上。由于触发器159被时钟控制，因此D输入引线上的数字逻辑低被重复时钟输入到触发器159，以使得从触发器159输出的Ql信号保
持在数字逻辑低电平上。数字逻辑低值由此保留在NOR门163的上部输入引 线172上，如图9中NOR门163的上部输入引线172上由"0"所指示的。相应 地，触发器162输出的Q信号由此通过NOR门163的下部输入引线173、通 过NOR门163传回到触发器162的D输入引线。此信号路径在图9中由虚线 174来指示。因为触发器162的Q输出通过NOR门163耦合至触发器162的 D输入引线，所以反馈环路反向且触发器162操作成翻转触发器。第二级158 的触发器162由此翻转输入引线164和165上的输入信号并将其二分频，并且 将结果信号输出到输出引线166和167上。与之相反，第一级157的触发器159 不改变状态并且仅在NOR门163的上部输入引线172上保持数字逻辑低值。
图IO是示出了图14的MDS级142在二分频模式中的操作的简化波形图。 如以上所解释的，从第一级的触发器159输出的Q1信号不改变状态。第二级 的触发器162翻转以将SINBUF信号二分频。
图11是图解了在模量除数控制信号S
是数字逻辑高电平的情况下MDS 142如何将输入引线164和165上的输入信号SINBUF三分频的电路图。最初， 假定触发器159被设成存储数字逻辑低状态，并假定触发器162被设成存储数 字逻辑高状态。信号Ql由此是数字逻辑低值，而信号Q2是数字逻辑高值。 最初，还假定反馈控制信号FMC1是数字逻辑低电平。因为S[O]是数字逻辑高 值、因为FMC1是数字逻辑低值、以及因为从触发器162输出的Q2B信号是 数字逻辑低电平，所以NOR门161将数字逻辑高电平输出到触发器159的D 输入引线上。因为由触发器159输出的Ql信号是数字逻辑低值，所以NOR 门163将由触发器162输出的信号Q2的值反相。相应地，在时钟控制触发器 的SINBUF的下一上升沿上，第一级的触发器159时钟输入数字逻辑高值，以 使得信号Q1变成数字逻辑高值。同时，触发器162时钟输入数字逻辑低值， 以使得信号Q2变成数字逻辑低值以及使得信号Q2B变成数字逻辑高值。
在时钟沿之后，信号Q2B是数字逻辑高电平。NOR门160由此输出数字 逻辑高值，并且NOR门161输出数字逻辑低值。在时钟信号SINBUF的下一 上升沿上，触发器159时钟输入此数字逻辑低值。信号Q1由此跳变至数字逻 辑低电平。在时钟信号的此上升沿之前，在触发器162的D输入上呈现数字逻
14辑低。在时钟信号SINBUF的上升沿上，触发器162继续将信号Q2驱动至数 字低。信号Q2B保持数字逻辑高值。因此看到第二级158的触发器162的翻 转被有效中止，并且从触发器162输出的信号Q2B在两个SINBUF周期内保 持在数字逻辑高值上。
在时钟信号的此上升沿之后，由触发器159输出的Ql信号处于数字逻辑 低。NOR门163再次起到将信号Q2反相以及将Q2的经反相版本提供到触发 器162的D输入引线上的作用。Q2信号具有数字逻辑低逻辑电平。相应地， 在时钟信号SINBUF的下一上升沿上，触发器162重新开始翻转，以使得信号 Q2跳变至数字逻辑高值。计数周期由此重复，因为Q1现在是数字逻辑低值， 且Q2B是数字逻辑低值。由此应当认识到，NOR门163的上部输入引线172 是第二级158的"控制输入引线"，其意义在于此控制输入引线上的数字逻辑低 电平信号允许触发器162翻转，然而当Q2信号是数字逻辑低值时，此控制信 号输入引线上的数字逻辑高电平中止翻转操作，并在SINBUF的下一上升沿之 后使Q2信号保持在数字逻辑低值上。
图12是示出了 S
=1而FMC&0时MDS级142的操作的简化波形图。 输入引线164上输入信号SINBUF的周期是输出引线166上输出信号Q2B的 周期的三倍。
注意在图ll的操作示例中，反馈模量控制信号FMC1具有数字逻辑低 值。在另一方面，如果反馈模量控制信号FMC1具有数字逻辑高值，则无论其 它信号S
和Q2B的值如何，由NOR门161输出的信号都将是数字逻辑低值。 如果FMC1是数字逻辑高值，则触发器159将时钟输入数字逻辑低值，触发器 信号Ql将是数字逻辑低值，且第二级158将操作成翻转触发器。相应地，反 馈模量控制信号FMC1为数字逻辑高值迫使MDS级142进行二分频，而无论 S
的值如何。然而，如果反馈模量控制信号FMC1具有数字逻辑低值，则 MDS级取决于S[O]的值或者二分频或者三分频。
图13是表示当图4的MMD 131中的MDS级142在操作时输入信号FMC1 和SINBUF以及输出信号Ql和Q2B的波形的示图。由于S
=1，因此MDS 级142是处于三分频模式下。大部分时间，反馈控制信号FMC1是在数字逻辑 高值下，如所例示的。如可从图ll中看到的，无论信号的值如何，OR门160输出数字逻辑高值，而NOR门161输出数字逻辑低值。由此，在触发器159 的D输入引线上呈现数字逻辑低值。此数字逻辑低值被时钟输入触发器159， 并被呈现在NOR门163的上部输入引线172上。NOR门163由此起到将信号 Q2反相以及将Q2的经反相版本呈现到触发器162的D输入引线上的作用。 第二级158由此充当翻转触发器。由第二级输出的Q2B信号的周期是输入时 钟信号SINBUF的周期的两倍。电路由此在大多数时间二分频，而不用考虑 MDS级142是处于三分频模式下这个事实。
如果反馈控制信号FMC1因MMD 131的更高MDS级的操作而被脉冲输 入至数字逻辑低电平，如图13中所指示的，则当信号Q2B处于数字逻辑低电 平下时，OR门160将输出数字逻辑低值，并且数字逻辑低值将出现在NOR门 161的两个输入引线上。NOR门161将输出数字逻辑高值。在时钟信号 SINBUF的下一上升沿上，触发器159时钟输入此数字逻辑高值。如以上结合 图12所解释的，这将数字逻辑高值置于NOR门163的上部输入引线172上。 与第二级158的触发器162进行翻转不同，在SINBUF的下一上升沿上，逻辑 低值被时钟输入触发器162。此数字逻辑低是与触发器162在SINBUF的上升 沿之前的相同的状态。相应地，触发器162的翻转被中止。然而，Ql信号不 向下跳变回数字逻辑低电平，因为Q2B在SINBUF的上升沿之前是数字逻辑 高电平。如图13中所看到的，信号FMC1也向上跳变回数字逻辑值。在SINBUF 的下一上升沿上，第二级158的触发器162重新开始翻转，因为在NOR门163 的上部输入引线172上呈现数字逻辑低。信号Q2由此跳变至数字逻辑高，且 信号Q2B跳变至数字逻辑低。相应地，脉冲输入FMC1低导致MDS级142执 行三分频操作，如图13的波形中指示的。否则，MDS级142执行二分频操作。 由于图4的MMD电路生成反馈控制信号FMC1这种方式，MDS 142可仅周期 性地执行三分频操作，即使MDS 142处于"三分频模式"下亦是如此。
MDS级的低层电路描述 图14是在CML逻辑中实现的MDS 142的更详细晶体管级电路图。虚线 157围入图8的第一级157的晶体管级结构。虚线158围入图8的第二级158 的晶体管级结构。图8的OR门160、反相器150、和NOR门161的逻辑被构建到第一级157的触发器的CML结构中。图14的虚线175圈入此逻辑。节点 N1是第一级157的触发器159的第一级的数据节点。节点N2是差分比较节点。 可令N沟道下拉晶体管M1、 M2和M3的任一个导电以下拉节点N1。如果这 些晶体管M1、 M2和M3都不导电，则上拉电阻器176使节点N1保持在数字 逻辑高值下。上拉电阻器177是用于差分比较节点N2的上拉电阻器。晶体管 M4的栅极上的偏压VCM使节点N2偏置。如果节点Nl上的电压低于差分比 较节点N2上的电压，则触发器的第一级被设成处于第一状态下。另一方面， 如果节点Nl上的电压高于差分比较节点N2上的电压，则触发器的第一级被 设成处于第二状态下。虚线175内的结构由此是具有三个信号输入——Q2B、 FMC1和S
的逻辑反——的连线NOR型结构。
图8的NOR门163的逻辑被构建到第二级158的触发器的CML结构中。 图14的虚线178圈入此逻辑。N沟道晶体管M5和M6是可将节点N3下拉的 下拉晶体管。电阻器179是用于节点N3的上拉电阻器。偏压VCM针对差分 比较节点N4而控制晶体管M7。电阻器180是用于差分比较节点N4的上拉电 阻器。如果节点N3上的电压低于差分比较节点N4上的电压，则触发器的第 一级被设成处于第一状态下。另一方面，如果节点N3上的电压高于差分比较 节点N4上的电压，则触发器的第一级被设成处于第二状态下。虚线178内的 结构由此是具有两个信号输入——Ql和Q2——的连线NOR型结构。
第一级157的触发器159可被禁用，以使得触发器不转换状态，由此减小 当触发器被时钟控制时该触发器消耗的功率。有两个P沟道晶体管181和182， 它们被置于从电源电压VDD源导线向CML电路的各个上拉电阻器供应电流 的路径中。如果信号CT和CTD (被延迟的CT)是数字逻辑高值，则这些晶 体管181和182是不导电的。如果晶体管181和182是不导电的，则电源电源 VDD导线183与触发器电路断开。
如果第一级157的触发器将以这种方式来禁用和断电，则不应当听任第一 级157的输出Ql浮置在一不确定值上。如果禁用信号CTD处于数字逻辑高， 则由此提供N沟道掉电晶体管184以将Q1输出节点耦合至节点导线194。将 Ql输出节点耦合至接地导线194使Q1信号在第一级157掉电期间保持在数字 逻辑低电平下。输入引线185上的功率使能超驰信号SPEN是有源信号。如果SPEN是数 字逻辑高，则AND门186输出数字逻辑低，由此导致2到1复用器187在其 上部数据输入引线上选择数字逻辑高值。此数字逻辑高值被反相器189反相， 以使得信号CT被迫使并保持在数字逻辑低电平下。这使第一级157保持在使 能和上电状态，而不管其它控制信号S
和MC3的值如何。类似地，由复用 器187输出的数字逻辑高值导致信号CTD被保持在数字逻辑低电平下。因此， SPEN被称为"功率使能超驰信号"。
应当认识到，当MDS 142处于如以上结合图9和10说明的"二分频模式" 下时，MDS142的第一级157不跳变状态。相反，由第一级157输出的Q1信 号总是处于数字逻辑低电平，如图10中所指示的。在一个新颖方面，如果MDS 142处于二分频状态下，且SPEN未被断言(即，为数字逻辑低电平)，则第 一级157的触发器被禁用并断电。使掉电晶体管184导电，由此将期望数字逻 辑低值放至第一级157的Q1输出引线上。发生这种情况，是因为如果S
是 数字逻辑低，则AND门186将数字逻辑低输出到2到1复用器187的选择输 入引线上。复用器187由此将该复用器的上部数据输入引线(标示为"0")耦 合至复用器输出引线。因为SPEN是数字逻辑低，所以数字逻辑低值通过复用 器187，并被反相器189反相，以使得信号CT是数字逻辑高值。如果CT是 数字逻辑高值，则晶体管181是不导电的，而掉电晶体管184是导电的。类似 地，如果复用器187正输出数字逻辑低，则NAND门190输出数字逻辑电平 高，反相器191输出数字逻辑电平低，而反相器192输出数字逻辑电平高。相 应地，在信号CT使晶体管181不导电不久，信号CTD跳变至数字逻辑电平高， 并且使晶体管182不导电。由此以交错方式将电源电压VDD导线183从级157 的上拉电阻去耦合，以减小流入触发器的电源电流的变化量值。当CT和CTD 是数字逻辑电平高值时，第一级157被禁用并断电。
图15是图解当SPEN是数字逻辑低电平时MDS 142在二分频模式 (S
=0)下的操作的简化波形图。信号CT和CTD是数字逻辑高电平。MDS 142的第一级157由此被禁用并断电，即使第二级158保持通电并起到将 SINBUF输入信号二分频的作用亦是如此。
还应当认识到，当MDS 142的第一级157在"三分频模式"(S
=1)下操作时，仅在开始三分频模式时跳变状态。如果MDS 142处于三分频模式下，
但是不被控制成执行三分频操作，则由触发器159输出的Ql信号保持在数字
逻辑低电平下。
图16是图解了在大多数时间内反馈控制信号FMC1不控制MDS 142来执 行三分频操作的典型场合MDS 142在三分频模式(S
=1)下的操作的简化波 形图。MDS 142由此在大多数时间内执行二分频操作。第一级157的触发器的 唯一功能是检测信号FMC1何时为数字逻辑低电平，并将信号Ql的高脉冲断 言至NOR门163的上部输入引线172 (参看图11)。如以上结合图11和12 说明的，将数字逻辑高值断言至NOR门163的上部输入引线上导致NOR门 163将数字逻辑低值断言至第二级的触发器162的D输入引线上。这导致第二 级的触发器162在SINBUF的下一上升沿上时钟输入数字逻辑低值。结果是， 第二级的触发器162被强迫使其Q2B输出信号(01)在一个以上的时钟周期 内保持在数字逻辑高值下，而不是在时钟信号下一次跳变时将其Q2B输出信 号翻转至数字逻辑低值。响应于FMC1信号迫使第二级中止二分频操作一个输 入时钟周期并在一个以上的时钟信号内保持其状态有时被称为"时钟抑制 (clock swallow) "。 Ql的高脉冲由此被称为"时钟抑制控制脉冲"，因为其导 致第二级158执行时钟抑制操作。对发起时钟抑制的低FMC1脉冲和"时钟抑 制控制脉冲"的结果生成的检测是第一级157的功能。
由于MMD331的MDS级的操作，模量控制信号MC3是在FMC1的低脉 冲之前跳变高若干时钟周期内且在FMC1的低脉冲之后跳变回低若干时钟周 期的信号。模量控制信号MC3由此被方便地用来将第一级157上电，以使得 第一级在FMC1的低脉冲被接收到第一级157上之前被通电且输出适当低值的 信号Q1。当接收到FMC1的低脉冲时，现在通电的第一级157可检测此低FMC1 脉冲，并且可生成Q1的时钟抑制控制脉冲，如图16中所例示的。仅在第一级 157己输出信号Ql的时钟抑制控制脉冲且第一级157已将Q1信号的值恢复到 数字逻辑低值之后——如图16中所指示的，MC3信号才恢复到数字逻辑低值。 信号MC3的数字逻辑低电平还可被用于通过接通下拉晶体管184 (参见图4) 来使断电的第一级的Ql输出保持在适当的数字逻辑低电平下。如果信号MC3 被用于控制第一级何时被通电，则(参看图16的波形)第一级157将在其应
19当捕捉FMC1的低脉冲的时间之前被上电，其将在第一级157应当输出Ql的 时钟抑制脉冲的时间段期间保持通电，其将在第一级已将Q1的值恢复到数字 逻辑低电平之后不久掉电，并且由于晶体管184被接通，其在第一级断电时将 使信号Q1的值保持在适当的数字逻辑低值。相应地，在一个新颖实施例中， 使信号CT和CTD变成MC3信号的逻辑反。
返回图14，如果S[O]是数字逻辑高电平(三分频模式)并且如果功率超 驰信号SPEN未被断言(SPEN=0)，则AND门186输出数字逻辑高值。2到 1复用器187的选择输入上的此数字逻辑高值导致复用器187选择其下部数据 输入引线。被提供到复用器187的下部数据输入引线(标示为"r)的信号MC3 通过复用器187并被反相器189反相以生成信号CT。从复用器187输出的信 号MC3通过延迟元件193和逻辑门190以及反相器191和192，以使得信号 CTD是信号CT的经延迟版本，如图16中指示的。当信号CT和CTD是数字 逻辑低值时，第一级157的触发器被通电。当信号CT和CTD是数字逻辑高值 时，第一级157的触发器被断电。通过使处于三分频模式下的第一级157在第 一级157实际上正执行二分频操作时断电，减小了 MMD的功耗。
图17是在图14的MDS 142处于二分频模式(S[O]是数字逻辑低)时MDS 142的操作的更详细波形图。功率使用超驰信号SPEN不被断言。因为S
=0， 所以信号CT和CTD是数字逻辑高值。第一级157的触发器被断电，并且其 Ql输出信号通过导电的掉电晶体管184被保持在接地电势下。第二级158的 触发器反复翻转，由此将输入信号SINBUF 二分频。注意输出信号Q2B的 周期PI是输入信号SINBUF的周期的两倍。
图18是当图14的MDS级142处于三分频模式(S
=1)下时MDS 142 级的操作的更详细的波形图。功率使能超驰信号SPEN不被断言。在时间Tl 之前，模量控制信号MC3是数字逻辑低，由此导致信号CT和CTD具有数字 逻辑高值并使第一级保持掉电。标记为Ql的波形指示第一级157掉电的时间。 在时间T1，反馈模量控制信号MC3跳变为高。高值MC3通过复用器187和 反相器189 (参见图14)，以使得信号CT从时间T2开始被强制为数字逻辑 低值。如标记为CT的波形中所指示的，信号电压相对缓慢地斜坡下降。高值 MC3还通过延迟元件193、 NAND (与非)门190、反相器191和反相器192，以使得信号CTD从时间T3开始被强制成数字低值。信号Ql的电压被认为在 到T4时增大至与适当数字逻辑低值相对应的电压。第一级157被认为到时间 T4时被上电。接着，在图18的波形中的大致时间486纳秒处，反馈模量控制 信号FMC1脉冲输入数字逻辑低值。图14的电路的第一级157——其在此刻 被通电并起作用——在时间T5时钟输入此数字逻辑低值。结果是第一级157 的Ql输出跳变至逻辑高值，由此生成"时钟抑制控制脉冲"。图18的Ql波形 中的标记"CML1"标示此数字逻辑高值。时钟抑制控制脉冲导致第二级158在 下一SINBUF周期中止翻转，并由此"抑制"SINBUF的一个时钟周期。注意 与在时间T5之前继续翻转不同，第二级158的Q2B现在在一个附加SINBUF 时钟周期内保持其数字逻辑高值。信号Q1的数字逻辑值恢复至数字逻辑低电 平。MDS级142从时间T5到时间T6的时间段P2是三个SINBUF时钟周期。 继在时间T6处终止的三分频操作之后，第二级158返回到二分频翻转操作。 在时间T7，模量控制信号MC3跳变至数字逻辑低电平，由此导致CT和CTD 信号分别在到时间T8和T9时恢复至其数字逻辑高。当信号CT和CTD恢复 至其数字逻辑高值时，第一级157再次掉电，并且电阻器184再次导电，以使 得第一级的Ql输出被保持在适当的数字逻辑低电平下。在利用图14的MDS 架构的图4的MMD的一个特定实施例中，如上所述地将CML MDS级的第一 级断电导致MMD电源电流消耗减小百分之二十。这种电源电流消耗的减小是 在不使MMD的频率分辨率降级或危及MMD的低寄生噪声性能的情况下实现 的。
图19是根据一个新颖方面的方法的流程图。模量分频级(MDS)是可控 的，以便将输入信号二分频或三分频。MDS具有第一级和第二级。图14的 MDS是具有第一级和第二级的合适MDS的示例。最初，MDS被用于将输入 信号三分频(步骤200)。当MDS进行三分频时，第一级和第二级两者皆被 通电。接着，在不使第二级掉电的情况下使第一级掉电(步骤201)。在一个 示例中，MDS可在使第一级掉电期间将输入信号二分频。在掉电之后，MDS 被用于在第一级断电时将输入信号二分频(步骤202)。继MDS在第一级断 电时已将输入信号二分频之后，MDS的第一级被上电(步骤203)。在一个示 例中，这种上电是在预计即将进行的三分频操作将被MDS执行的情况下执行的。流程返回到步骤200，以使得MDS被用于将信号三分频。
尽管出于指导目的描述了某些特定实施例，但是本专利文献的示教具有普 遍应用性，并且不限于以上所描述的特定实施例。以上阐述的省电技术可被应
用于使用除CMOS和CML之外的其它逻辑架构的电路。可改变CML中实现 的图4的MMD相对于CMOS的比例。在一个实施例中，缓冲器被置于MDS 144 的输出与MDS145的输入之间。相同类型的缓冲器被置于去往图6的触发器 154的SB输入引线的MC1信号路径中。此类缓冲器包括四个N沟道场效应晶 体管Ml-M4、两个下拉电阻器Rl和R2、以及电容器Cl。 Ml和M2的漏极 被连接至VDD。 Ml的源极被连接至M4的栅极和M3的漏极。M2的源极被 连接至M3的栅极和M4的漏极。Rl被连接在M3的源极与大地之间。R2被 连接在M4的源极与大地之间。没有上拉电阻器被耦合至M3和/或M4的栅极。 输入缓冲器的信号，即输入信号IN被提供至Ml的栅极。此输入信号的反， 即输入信号INB被提供至M2的栅极。电容器Cl的一端被耦合至M3的源极， 并且该端被耦合至M4的源极。缓冲器具有两个输出节点。输出节点中的一者 是M1的源极。输出节点中的另一者是M2的源极。这些节点经由导线LINE1 和LINE2直接耦合(并非电容性地耦合)至被驱动的负载。在一个示例中， LINE1被直接连接至负载中N沟道晶体管M5的栅极。LINE2被直接连接至负 载中N沟道晶体管M6的栅极。与电容性地耦合至其负载的常规CML驱动器 相比，以上公开的缓冲器直接连接(D.C.(直流)耦合)至负载。缓冲器自动 偏置负载的工作点。M5的栅极上的D.C.偏压被自偏成约略为M4的栅极-源极 电压与R2上的电压降的总和。由于这种偏置，因此缓冲器和负载的偏置点是 相同的，并且缓冲器无需电容性地耦合至负载而是直接连接至负载。在其中驱 动器被电容性地耦合至其负载的常规CML驱动器中，较低频率信号(例如， 频率小于10兆赫的信号)难以通过电容性耦合的电容器。百分之九十的此类 信号被电路拒绝。因此对于此类低频信号而言，负载中的信号强度很小。结果， 常规电路在此类低频信号在电路操作期间要通过缓冲器的情形中可能不起作 用。在以上所描述的直接耦合的缓冲器中，低频信号中更多的能量因直接缓冲 器/负载连接而被转移至负载，并且缓冲器在具有低频分量(例如，低至5千赫) 的信号在电路操作期间要通过缓冲器的情形中预计有用。通过免除常规缓冲器
22电路的电容器，整体电路的尺寸可被制更小，该尺寸是缓冲器与负载之间的连 接的长度。因为使得连接更短且更小，所以连接的寄生电容更少。节省了管芯 面积。因为缓冲器无需在电路操作期间驱动这些寄生电容，所以与常规缓冲器 相比，减小了功耗。
图6的输出同步器仅是在不使用高速MMD输入信号的情况下进行同步的 输出同步器的一个示例。在另一示例中，信号MC1和MC1B被提供至CML 锁存器的置位或重置输入引线。CML锁存器的Q输出引线被耦合至D型触发 器的时钟输入引线。触发器的D输入被保持在数字逻辑低。图4的06信号的 逻辑反被耦合至触发器的异步置位输入引线(SB) 。 SOUT被输出到触发器的 Q输出引线上。除确切描述的电路之外，使用MC1生成合意信号SOUT的一 个边沿并使用MDS输出信号生成SOUT的下一边沿的其它电路也可被使用。
因此，所描述的特定实施例的各个特征的各种修改、改编和组合被实践而 不背离以下所阐述的权利要求的范围。
权利要求
1. 一种方法，包括(a)使用模量分频级(MDS)来将输入信号三分频，其中所述MDS包括第一级和第二级，其中所述MDS可控制成将所述输入信号二分频或三分频；(b)在不使所述MDS的所述第二级掉电的情况下，使所述MDS的所述第一级掉电；以及(c)在步骤(b)的所述掉电之后，在所述第一级处于掉电时使用所述MDS来将所述输入信号二分频。
2. 如权利要求l所述的方法，其特征在于，所述步骤(a)的使用涉及 将反馈模量控制信号的脉冲接收到所述MDS中；以及 使用所述第一级来检测所述反馈模量控制信号的所述脉冲并断言时钟抑制控制脉冲，所述时钟抑制控制脉冲致使所述第二级中止由所述第二级执行的 翻转操作。
3. 如权利要求2所述的方法，其特征在于，所述第一级通过信号导线向 所述第二级提供所述时钟抑制控制脉冲，其中所述时钟抑制控制脉冲是第一数 字逻辑电平的脉冲，并且其中当使所述MDS的所述第一级掉电时，所述信号 导线被保持在第二数字逻辑电平。
4. 如权利要求3所述的方法，其特征在于，当使所述MDS的所述第一级 掉电时，所述信号导线通过控制晶体管以将所述信号导线耦合至接地导线来保 持在所述第二数字逻辑电平。
5. 如权利要求2所述的方法，其特征在于，还包括(d) 在所述步骤(c)的使用之后，将所述MDS的所述第一级上电并在随后 重复步骤(a)。
6. 如权利要求5所述的方法，其特征在于，所述步骤(d)中第一级的上电 是在所述后续步骤(a)中将所述输入信号三分频一个以上输入信号周期以前开 始的。
7. 如权利要求l所述的方法，其特征在于，所述MDS可在或者二分频模 式或者三分频模式中操作，其中在所述二分频模式中，所述MDS将所述输入信号二分频，而不管反馈模量控制信号的值如何，其中在所述三分频模式中， 取决于所述反馈模量控制信号的值，所述MDS将所述输入信号或者二分频或者三分频，并且其中所述步骤(c)的二分频是当所述MDS在所述二分频模式下操作时执行的。
8. 如权利要求l所述的方法，其特征在于，所述MDS可在或者二分频模 式或者三分频模式中操作，其中在所述二分频模式中，所述MDS将所述输入 信号二分频，而不管反馈模量控制信号的值如何，其中在所述三分频模式中， 取决于所述反馈模量控制信号的值，所述MDS将所述输入信号或者二分频或 者三分频，并且其中所述步骤(c)的二分频是当所述MDS在所述三分频模式下 操作时执行的。
9. 如权利要求l所述的方法，其特征在于，所述MDS是至少部分在电流 模式逻辑(CML)中实现的。
10. 如权利要求l所述的方法，其特征在于，所述第一级包括适量的触发 器电路和电源电压导线，并且其中所述步骤(b)的掉电涉及将所述适量的触发器 电路与所述电源电源导线去耦合。
11. 一种多模量分频器，包括第一模量分频级(MDS)，其将输入时钟信号或者二分频或者三分频， 并输出一输出时钟信号，其中所述第一MDS包括-第一级，其在所述第一MDS将迸行三分频时输出时钟抑制控制脉冲，其 中使所述第一MDS掉电达所述第一级进行二分频的时间的至少一部分；以及第二级，其在所述第一MDS进行二分频时翻转，所述第二级输出所述时 钟信号，所述第二级一旦接收到所述时钟抑制控制脉冲就中止翻转操作，以使 得所述MDS三分频。
12. 如权利要求ll所述的多模量分频器，其特征在于，还包括-第二模量分频级(MDS)，其接收来自所述第一MDS的所述输出时钟信号并输出反馈模量控制信号，其中所述第一 MDS的所述第一级接收来自所述第二 MDS的所述反馈模 量控制信号，所述第一MDS的所述第一级响应于接收到所述反馈模量控制信 号输出所述时钟抑制控制脉冲。
13. 如权利要求ll所述的多模量分频器，其特征在于，所述第一MDS可在或者二分频模式或者三分频模式下操作，其中在所述二分频模式中，所述第一 MDS将所述输入信号二分频，而不管接收自所述第二 MDS的所述反馈模 量控制信号的值如何，其中在所述三分频模式中，取决于接收自所述第二MDS 的所述反馈模块控制信号的值，所述MDS将所述输入信号或者二分频或者三 分频，并且其中所述第一级处于掉电期间的至少一部分时间是所述第一 MDS 在所述二分频模式下操作的时间。
14. 如权利要求ll所述的多模量分频器，其特征在于，所述第一MDS可 在或者二分频模式或者三分频模式下操作，其中在所述二分频模式中，所述第 -一 MDS将所述输入信号二分频，而不管接收自所述第二 MDS的所述反馈模 量控制信号的值如何，其中在所述三分频模式中，取决于接收自所述第二MDS 的所述反馈模块控制信号的值，所述MDS将所述输入信号或者二分频或者三 分频，并且其中所述第一级处于掉电期间的至少一部分时间是所述第一 MDS 在所述三分频模式下操作的时间。
15. 如权利要求ll所述的多模量分频器，其特征在于，所述第一MDS的 第一级包括:信号导线，所述第一MDS的所述第一级跨过它将所述时钟抑制控制脉冲 提供至所述第一MDS的所述第二级；以及晶体管，其在所述MDS的所述第一级处于掉电时将所述信号导线耦合至 接地导线。
16. 如权利要求ll所述的多模量分频器，其特征在于，所述第一MDS的 第一级包括适量的触发器电路； 电源电压导线；以及在所述第一MDS的所述第一级处于掉电时将所述适当的触发器电路与所 述电源电压导线去耦合以及在所述第一 MDS的所述第一级通电时将所述适量 的触发器电路耦合至所述电源电压导线的电路。
17. —种电路，包括第一触发器，其具有时钟输入节点、数据输入节点和数据输出节点；第一NOR电路，其将信号输出到所述第一触发器的所述数据输入节点上，所述第一NOR电路具有第一输入引线、第二输入引线和第三输入引线，其中 模量除数控制信号被呈现在所述第一NOR电路的所述第一输入引线上，其中 反馈模量控制信号被呈现在所述第一NOR电路的所述第二输入引线上；第二触发器，其具有时钟输入节点、数据输入节点和数据输出节点，所述 第二触发器的所述时钟输入节点被耦合至所述第一触发器的所述时钟输入节 点；以及第二NOR电路，其将信号输出到所述第二触发器的所述数据输入节点上， 所述第二 NOR电路具有第一输入引线和第二输入引线，其中所述第二 NOR电 路的所述第一输入引线被耦合至所述第一触发器的所述数据输出节点，并且其 中所述第二 NOR电路的所述第二数据输入引线被耦合成接收输出自所述第二 触发器的数据输出信号，其中在所述第二触发器充当翻转触发器并将所述第二触发器的所述时钟 输入节点上的输入信号二分频期间，使所述第一触发器掉电，并且其中在所述 第一触发器、所述第一 NOR电路、所述第二触发器和所述第二 NOR电路一起 操作成将所述输入信号三分频期间将所述第一触发器上电。
18. 如权利要求17所述的电路，其特征在于，所述第二触发器具有第二 数据输出节点，其中从所述第二触发器输出到所述第二NOR电路的所述第二 数据输入引线上的所述数据输出信号是所述第二触发器的所述第二数据输出 节点上的信号。
19. 如权利要求17所述的电路，其特征在于，所述电路是多模量分频器 的模量分频级(MDS)，所述多模量分频器包括多个其它模量分频级，其中所 述其它模量分频级之一将所述反馈模量控制信号提供至所述第一 NOR电路的 所述第二输入引线上。
20. 如权利要求17所述的电路，其特征在于，所述电路是多模量分频器 的模量分频级(MDS)，所述多模量分频器按除数值对输入时钟信号进行分频， 并输出一输出时钟信号，其中所述除数值是根据多个模量除数控制信号来确定 的，并且在所述第一NOR电路的所述第一引线上呈现的所述模量除数控制信 号是所述多个模量除数控制信号之一。
21. —种模量分频级，包括触发器级，其具有控制输入引线、时钟输入引线、和数据输出引线，其中 所述触发级将时钟信号接收到其时钟输入引线上，并在所述控制输入引线上呈 现第一数字逻辑电平的情况下翻转，其中在特定时间在所述控制输入引线上呈 现第二数字逻辑电平的情况下，所述翻转被中止；以及用于检测反馈模量控制信号并用于在特定时间将时钟抑制控制脉冲断言 到所述控制输入引线上以使得所述触发器的所述翻转被中止一个所述时钟输 入信号周期的装置，其中使所述装置实质上在所述检测反馈模量控制信号之前 断电、在所述检测反馈模量控制信号期间以及在所述断言时钟抑制控制脉冲期 间通电、以及随后实质上在所述时钟抑制控制脉冲之后断电。
22. 权利要求21所述的模量分频级，其特征在于，所述特定时间是所述 时钟输入信号出现跳变的时间，其中所述触发器级包括触发器，并且所述翻转 通过阻止所述触发器响应于所述时钟输入信号跳变改变状态来中止。
全文摘要
一种模量分频级(MDS)包括第一和第二级。MDS接收模量除数控制信号S，后者确定MDS级是在二分频模式还是在三分频模式下操作。MDS级还接收来自另一MDS的反馈模量控制信号。当处于二分频模式中时，MDS进行二分频而不管反馈模量控制信号如何。为了保存功率，当MDS级在二分频模式下操作时将第一级断电。当处于三分频模式中时，取决于反馈模量控制信号，MDS级进行二分频或者三分频。为了进一步减小功耗，在MDS级处于三分频模式下但却执行二分频操作时将第一级断电。当第一级处于断电时，掉电晶体管将第一级的输出保持在恰当的逻辑电平。
文档编号H03K23/00GK101485090SQ200780024722
公开日2009年7月15日 申请日期2007年6月27日 优先权日2006年6月28日
发明者C·纳拉斯隆, 苏文君 申请人:高通股份有限公司